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1. 发明授权

KR100860471B1 반도체 소자 및 그의 제조방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100860471B1
公开(公告)日：2008-09-25
申请号：KR1020070032161
申请日：2007-04-02
申请人： 동부일렉트로닉스 주식회사
发明人： 신은종
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L21/26506 , H01L21/28044 , H01L21/28052 , H01L21/28097 , H01L29/4975 , H01L29/513 , H01L29/517 , H01L29/518 , H01L29/665 , H01L29/6656 , H01L29/6659 , H01L29/7833
摘要： A semiconductor device and a manufacturing method thereof are provided to increase a dielectric constant of a gate insulating layer by depositing a silicon oxynitride layer and a dielectric layer with a high dielectric constant on a substrate. A buffer insulating layer and a dielectric layer are stacked on an upper surface of a semiconductor substrate(100). A gate electrode(131) is formed on an upper surface of the dielectric layer. A sidewall(141) and a spacer(151) are formed on a lateral surface of the gate electrode. An LDD region(161) and a source/drain region(171) corresponding to both sides of the gate electrode are formed on the semiconductor substrate. A nickel silicide(181) is formed on the surfaces of the gate electrode and the source/drain region. The gate electrode is an amorphous silicon layer which is formed by implanting germanium ions into a polysilicon layer.
摘要翻译：提供一种半导体器件及其制造方法，通过在基板上沉积具有高介电常数的氧氮化硅层和介电层来增加栅极绝缘层的介电常数。在半导体衬底（100）的上表面上层叠缓冲绝缘层和电介质层。在电介质层的上表面上形成栅电极（131）。在栅电极的侧表面上形成侧壁（141）和间隔物（151）。在半导体衬底上形成对应于栅电极两侧的LDD区（161）和源/漏区（171）。在栅极电极和源极/漏极区域的表面上形成硅化镍（181）。栅电极是通过将锗离子注入多晶硅层而形成的非晶硅层。

2. 发明授权

KR100731085B1 듀얼 다마신 공정을 이용한 구리 배선 형성 방법 失效
标题翻译： 듀얼다마신공정을이용한구리배선형성방법
公开(公告)号：KR100731085B1
公开(公告)日：2007-06-22
申请号：KR1020050090339
申请日：2005-09-28
申请人： 동부일렉트로닉스 주식회사
发明人： 신은종
IPC分类号： H01L21/28 , H01L21/3205
摘要： A method of forming a copper line is provided to optimize sheet resistance and to reduce fabrication costs by controlling exactly the depth of a trench and simplifying manufacturing processes using a buried etch stop layer. A capping layer(21) and a first interlayer dielectric(22) are sequentially formed on a predetermined lower structure. A buried etch stop layer(30) is formed on the first interlayer dielectric. A via hole pattern is formed on the buried etch stop layer. A second interlayer dielectric(23) is formed on the resultant structure. A photoresist pattern(24) is formed on the second interlayer dielectric. A trench(25) is formed on the resultant structure by etching selectively the second interlayer dielectric using the photoresist pattern as an etch mask. At this time, a via hole(26) is formed under the trench by etching the first interlayer dielectric using the buried etch stop layer as an etch mask. The capping layer is removed from a lower portion of the via hole. A copper line is filled in the trench and via hole. The capping layer and the buried etch stop layer are made of SiN. The buried etch stop layer has relatively different etch selectivity compared to the first interlayer dielectric.
摘要翻译：提供形成铜线的方法以优化薄层电阻并通过精确控制沟槽的深度并使用埋入蚀刻停止层简化制造工艺来降低制造成本。覆盖层（21）和第一层间电介质（22）依次形成在预定的下部结构上。在第一层间电介质上形成掩埋蚀刻停止层（30）。在掩埋蚀刻停止层上形成通孔图案。在所得结构上形成第二层间电介质（23）。光致抗蚀剂图案（24）形成在第二层间电介质上。通过使用光致抗蚀剂图案作为蚀刻掩模选择性蚀刻第二层间电介质，在所得结构上形成沟槽（25）。此时，通过使用掩埋蚀刻停止层作为蚀刻掩模来蚀刻第一层间电介质，在沟槽下形成通孔（26）。覆盖层从通孔的下部移除。铜线填充在沟槽和通孔中。覆盖层和埋入蚀刻停止层由SiN制成。与第一层间电介质相比，掩埋的蚀刻停止层具有相对不同的蚀刻选择性。

3. 发明授权

KR100684438B1 반도체 소자 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100684438B1
公开(公告)日：2007-02-16
申请号：KR1020040061998
申请日：2004-08-06
申请人： 동부일렉트로닉스 주식회사
发明人： 신은종
IPC分类号： H01L27/04
CPC分类号： H01L23/5223 , H01L21/76838 , H01L28/40 , H01L2924/0002 , H01L2924/00
摘要： 금속/ 절연체/ 금속 (MIM) 구조의 커패시터를 포함하는 반도체 소자 및 그 제조방법에 관한 것으로, 그 목적은 MIM 구조 커패시터의 제조 방법을 단순화하여 생산 비용을 절감하고, 측벽에 잔존이물질이 없는 MIM 구조의 커패시터를 형성하여 소자의 성능을 향상시키는 것이다. 이를 위해 본 발명에서는 반도체 기판의 구조물 상에 하부금속배선을 형성하는 단계; 상기 하부금속배선 및 상기 반도체 기판의 구조물 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 하부금속배선을 노출시키는 비아와, 상기 비아 보다 폭이 넓은 커패시터구를 형성하는 단계; 상기 층간절연막 상에 제1금속막을 형성하되, 상기 비아의 내부를 매립할 정도의 두께로 제1금속막을 형성하는 단계; 상기 커패시터구 내의 제1금속막 상에 유전체층을 형성하여 상기 커패시터구를 매립하는 단계; 금속층을 형성한 후 패터닝하여, 상기 비아 및 제1금속막 상에 상부금속배선과, 상기 유전체층 상에 제2금속막을 동시에 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
커패시터, 비아, 포토리소그래피

4. 发明授权

KR100613280B1 반도체 소자의 금속-절연체-금속 커패시터 형성 방법 失效
标题翻译：在半导体器件中制造MIM电容器的方法
公开(公告)号：KR100613280B1
公开(公告)日：2006-08-21
申请号：KR1020030101802
申请日：2003-12-31
申请人： 동부일렉트로닉스 주식회사
发明人： 신은종
IPC分类号： H01L27/108
摘要： 본 발명의 금속-절연체-금속 커패시터 형성 방법은, 형성하고자 하는 금속-절연체-금속 커패시터의 하부에 배치된 하부 절연막에 트랜치를 형성하는 단계와, 트랜치가 형성된 하부 절연막 위에 하부 전극 금속막을 형성하는 단계와, 하부 전극 금속막을 패터닝하여 하부 절연막 상부 및 트랜치 내벽 위의 하부 전극 금속막 패턴을 형성하는 단계와, 하부 절연막 및 하부 전극 금속막 패턴 위에 유전체막 및 상부 전극 금속막을 순차적으로 형성하는 단계와, 그리고 상부 전극 금속막 및 유전체막을 순차적으로 적층하고 패터닝하여 하부 전극 금속막 위의 유전체막 패턴 및 상부 전극 금속막 패턴을 형성하는 단계를 포함한다.
MIM 커패시터, 커패시턴스, 금속성 폴리머

5. 发明公开

KR1020060075788A 저전압 씨모오스 소자 제조방법 失效
标题翻译：如何制造低电压Si-MOSFET器件
公开(公告)号：KR1020060075788A
公开(公告)日：2006-07-04
申请号：KR1020040114688
申请日：2004-12-29
申请人： 동부일렉트로닉스 주식회사
发明人： 신은종
IPC分类号： H01L21/336
CPC分类号： H01L21/823864 , H01L21/823814 , H01L21/823828 , H01L29/665 , H01L29/6656 , H01L29/66621 , H01L29/7834
摘要： 본 발명은 저전압 씨모오스 소자 제조방법에 있어, 기존의 게이트 마스크와 음성 포토 레지스트를 이용하여 실리콘 기판에 미리 얕은 트렌치 구조를 형성함으로써, 후속 LDD 및 소스/드레인 임플랜트 공정 후에 굉장히 얕은 접합부를 구현할 수 있게 된다. 게다가 기존의 본 공정용 게이트 마스크를 이용할 수 있으므로, 별도의 마스크 비용 없이 저압 소자 공정을 진행할 수 있는 장점을 가지고 있다.
摘要翻译：它允许本发明实现在生产过程中一个非常浅结的低电压种子莫氏装置，使用传统的栅极掩模和负光致抗蚀剂，以形成在硅衬底中的浅预沟槽结构，后续的LDD和源后/漏极植入步骤是的。此外，由于可以使用用于主工艺的常规栅极掩模，因此具有可以在没有任何额外掩模成本的情况下执行低压器件工艺的优点。

6. 发明公开

KR1020060072165A 피아이피 커패시터 제조 방법 失效
标题翻译：用于制造电容器的方法
公开(公告)号：KR1020060072165A
公开(公告)日：2006-06-28
申请号：KR1020040110006
申请日：2004-12-22
申请人： 동부일렉트로닉스 주식회사
发明人： 신은종
IPC分类号： H01L27/108
CPC分类号： H01L28/40 , H01L27/0629 , H01L28/60
摘要： 본 발명은 피아이피 커패시터 제조 방법에 관한 것으로, 보다 자세하게는 하부 폴리실리콘(하부 전극)을 증착한 후 포토리소그래피 패터닝 공정 및 이온 주입을 하고, 유전체 ONO(Oxide-Nitride-Oxide)막을 증착한다. 상부 폴리실리콘(상부 전극)을 증착 후 , 포토리소그래피 패터닝 공정 및 불순물 이온 주입 공정을 실시한다. 인 시츄(In-situ) RIE(Reactive Ion Etch) 방법으로 포토리소그래피 패터닝 제거한 후 하부 폴리실리콘과 잔여 산화막을 게이트 패터닝 시 같이 페터닝하는 피아이피 커패시터 제조 방법에 관한 것이다.
따라서, 본 발명의 PIP 커패시터 제조 방법은 인 시츄 RIE 방법으로 발생하는 하부 폴리실리콘의 플라즈마 데미지(damage) 현상을 방지하고, 유전체 산화막은 습식 식각 방법을 사용하지 않기 때문에 PIP 커패시터의 유전체 계면에 발생할 수 있는 산화막 언더 컷 현상을 방지할 수 있고, 소자의 신뢰성 저하의 문제를 해결하여, 공정 단가 및 시간을 감소 시킬 수 있는 효과가 있다.
PIP 커패시터, RIE, 인 시츄

7. 发明授权

KR100521451B1 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성방법 失效
标题翻译：在MOSFET中制造沟槽隔离的方法
公开(公告)号：KR100521451B1
公开(公告)日：2005-10-12
申请号：KR1020030101796
申请日：2003-12-31
申请人： 동부일렉트로닉스 주식회사
发明人： 신은종
IPC分类号： H01L21/76
摘要： 본 발명의 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법은, 반도체 기판 위에 소자 분리 영역의 표면을 노출시키는 마스크막 패턴을 형성하는 단계와, 이 마스크막 패턴을 식각 마스크로 한 식각 공정으로 반도체 기판의 소자 분리 영역에 트랜치를 형성한 후, 상기 도전막을 평탄화 하는 단계와, 상기 도전막을 일정 두께만큼 제거하는 단계와, 트랜치 내부에 측벽 산화막을 형성하는 단계와, 측벽 산화막 위에 도전막을 형성하여 트랜치를 매립하는 단계와, 도전막 상부에 산화막을 형성하는 단계와, 그리고 마스크막 패턴을 제거하는 단계를 포함한다.

8. 发明授权

KR100778869B1 반도체 소자의 콘택 형성 방법 有权
标题翻译：形成半导体器件接触的方法
公开(公告)号：KR100778869B1
公开(公告)日：2007-11-22
申请号：KR1020060085482
申请日：2006-09-06
申请人： 동부일렉트로닉스 주식회사
发明人： 신은종
IPC分类号： H01L21/28
CPC分类号： H01L21/76814
摘要： A method for forming a contact of a semiconductor device is provided to suppress a tapering effect on an upper surface of a capping layer by forming a hard mask layer including a nitride between the capping layer and a photoresist layer. A diffusion barrier(202), an interlayer dielectric(203), and a capping layer(204) are sequentially formed on a lower metal line layer(201). A had mask layer having a thickness of 350 to 400 angstrom is formed on the capping layer by using SiN. A photoresist layer is formed on the hard mask layer. The photoresist layer is patterned to form a via. A plurality of vias are formed by etching sequentially the hard mask layer, the capping layer, and the interlayer dielectric. A contact(208) is formed by depositing a metal layer on the vias. The metal layer and the hard mask are removed to expose the capping layer.
摘要翻译：提供一种用于形成半导体器件的接触的方法，以通过在覆盖层和光致抗蚀剂层之间形成包括氮化物的硬掩模层来抑制覆盖层的上表面的锥形效应。扩散阻挡层（202），层间电介质（203）和覆盖层（204）依次形成在下金属线层（201）上。通过使用SiN，在覆盖层上形成厚度为350〜400埃的掩模层。在硬掩模层上形成光致抗蚀剂层。图案化光致抗蚀剂层以形成通孔。通过依次蚀刻硬掩模层，封盖层和层间电介质形成多个通孔。通过在通孔上沉积金属层来形成触点（208）。去除金属层和硬掩模以露出覆盖层。

9. 发明授权

KR100605190B1 피아이피 커패시터 제조 방법 失效
标题翻译： PIP电容器制造方法
公开(公告)号：KR100605190B1
公开(公告)日：2006-07-31
申请号：KR1020040110006
申请日：2004-12-22
申请人： 동부일렉트로닉스 주식회사
发明人： 신은종
IPC分类号： H01L27/108
摘要： 본 발명은 피아이피 커패시터 제조 방법에 관한 것으로, 보다 자세하게는 하부 폴리실리콘(하부 전극)을 증착한 후 포토리소그래피 패터닝 공정 및 이온 주입을 하고, 유전체 ONO(Oxide-Nitride-Oxide)막을 증착한다. 상부 폴리실리콘(상부 전극)을 증착 후 , 포토리소그래피 패터닝 공정 및 불순물 이온 주입 공정을 실시한다. 인 시츄(In-situ) RIE(Reactive Ion Etch) 방법으로 포토리소그래피 패터닝 제거한 후 하부 폴리실리콘과 잔여 산화막을 게이트 패터닝 시 같이 페터닝하는 피아이피 커패시터 제조 방법에 관한 것이다.
따라서, 본 발명의 PIP 커패시터 제조 방법은 인 시츄 RIE 방법으로 발생하는 하부 폴리실리콘의 플라즈마 데미지(damage) 현상을 방지하고, 유전체 산화막은 습식 식각 방법을 사용하지 않기 때문에 PIP 커패시터의 유전체 계면에 발생할 수 있는 산화막 언더 컷 현상을 방지할 수 있고, 소자의 신뢰성 저하의 문제를 해결하여, 공정 단가 및 시간을 감소 시킬 수 있는 효과가 있다.
PIP 커패시터, RIE, 인 시츄

10. 发明授权

KR100588896B1 저전력 정적 램 소자 제조 방법 失效
标题翻译：低功耗静态RAM器件的制造方法
公开(公告)号：KR100588896B1
公开(公告)日：2006-06-09
申请号：KR1020040110110
申请日：2004-12-22
申请人： 동부일렉트로닉스 주식회사
发明人： 신은종
IPC分类号： H01L21/8244
摘要： 본 발명은 소자의 누설 원인을 최소화할 수 있는 절연된 얇은 접합 확장 형성 방법에 관한 것이다.
본 발명의 저전력 정적 램 소자 제조 방법은 기판을 준비하는 단계; 상기 기판상에 제1절연막, 제1실리콘층, 제2절연막 및 제2실리콘층을 순차적으로 형성한 후, 이를 패터닝하여 게이트 절연막, 폴리 실리콘 게이트, 베리어층 및 희생 실리콘층을 형성하는 단계; 상기 기판상에 제3절연막 및 제4절연막을 형성한 후, 이를 패터닝하여 측벽 및 스페이서를 형성하는 단계; 상기 기판상에 제5절연막을 형성하는 단계; 상기 기판을 식각하여 희생 실리콘층 및 제5절연막은 완전히 제거하고, 기판상에는 트랜치를 형성하는 단계; 상기 제3절연막 및 제2실리콘층을 식각하는 단계; 상기 기판을 열처리하여 상기 트랜치 영역에 제1열산화막 및 제2열산화막을 형성하는 단계; 상기 제1열산화막을 제거하는 단계; 상기 기판상에 제3실리콘층을 형성하는 단계; 상기 기판상에 제1불순물 주입 공정 및 제2불순물 주입 공정을 실시하여 LDD 영역 및 소스/드레인 영역을 형성하는 단계; 상기 기판상에 제6절연막 및 층간절연막을 형성하는 단계 및 상기 기판상에 LDD 영역 및 소스/드레인 영역에 각각 콘택하는 플래그들을 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 저전력 정적 램 소자 제조 방법은 소자 레벨의 누설 전류(leakage current) 원인인 펀치 스로우(punch throuogh) 및 접합 누설 특성이 개선되어 전력 소비 효율이 좋아지는 효과가 있다.
열산화, 얇은 접합, 누설 전류, 펀치 스로우
摘要翻译：本发明涉及一种形成能够最小化装置泄漏源的绝缘薄接点延伸部的方法。

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