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1. 发明授权

KR101457007B1 반도체 장치 및 반도체 장치의 제조 방법 有权
标题翻译：半导体器件和半导体器件制造方法
公开(公告)号：KR101457007B1
公开(公告)日：2014-11-12
申请号：KR1020080042342
申请日：2008-05-07
申请人： 소니 주식회사
发明人： 다테시타야스시
IPC分类号： H01L29/78 , H01L21/76 , H01L21/336
CPC分类号： H01L29/7846 , H01L21/28079 , H01L21/28088 , H01L21/28123 , H01L21/28194 , H01L29/6653 , H01L29/66545 , H01L29/66606 , H01L29/66636 , H01L29/7833 , H01L29/7843 , H01L29/7848 , H01L29/7851 , H01L29/7853
摘要： 본 발명은, 반도체 기판에 매립된 상태로 형성되는 소자 분리 영역으로서, 소자 분리 영역들 사이에 반도체 기판의 소자 형성 영역이 형성되는 소자 분리 영역과, 소자 형성 영역 상에서 소자 형성 영역을 횡단하도록 형성되는 게이트 전극으로서, 게이트 전극과 소자 형성 영역 사이에 게이트 절연막이 형성되는, 게이트 전극과; 게이트 전극의 양측의 소자 형성 영역에 형성되는 소스 및 드레인 영역을 포함하며, 게이트 전극 아래에 만들어지는 소자 형성 영역의 채널 영역이 소자 분리 영역보다 위로 돌출되도록 형성되고, 소스 및 드레인 영역이 소자 분리 영역의 표면보다 더 깊은 위치까지 형성되어 있는 반도체 장치를 제공한다.

2. 发明公开

KR1020080099798A 반도체 장치 및 반도체 장치의 제조 방법 有权
标题翻译：半导体器件和半导体器件制造方法
公开(公告)号：KR1020080099798A
公开(公告)日：2008-11-13
申请号：KR1020080042342
申请日：2008-05-07
申请人： 소니 주식회사
发明人： 다테시타야스시
IPC分类号： H01L29/78 , H01L21/76 , H01L21/336
CPC分类号： H01L29/7846 , H01L21/28079 , H01L21/28088 , H01L21/28123 , H01L21/28194 , H01L29/6653 , H01L29/66545 , H01L29/66606 , H01L29/66636 , H01L29/7833 , H01L29/7843 , H01L29/7848 , H01L29/7851 , H01L29/7853
摘要： The stress which is given to the gate width direction of the channel region works on the direction in which the mobility is improved. In case of forming the silicide layer for the low resistance on the surface of source and drain area, it prevents from leak being generated. Provided is the semiconductor device. As element isolation regions(13) buried in a semiconductor substrate(11), element isolation regions in which the element forming region(12) of the semiconductor substrate is formed between element isolation regions. As the gate electrode(22) which crosses the element forming region on the element forming region, the gate electrode which has the gate insulating layer formed between the gate electrode and element forming region. And the source and the drain region(27, 28) is formed in the element forming region of both sides of the gate electrode. The channel region(14) is protruded on the element isolation regions.
摘要翻译：对通道区域的栅极宽度方向施加的应力在移动性提高的方向上起作用。在形成源极和漏极区域的低电阻的硅化物层的情况下，防止产生泄漏。提供半导体器件。作为掩埋在半导体衬底（11）中的元件隔离区（13），在元件隔离区之间形成半导体衬底的元件形成区（12）的元件隔离区。作为与元件形成区域上的元件形成区域交叉的栅电极（22），在栅电极和元件形成区域之间形成有栅极绝缘层的栅电极。并且源极和漏极区域（27,28）形成在栅电极的两侧的元件形成区域中。沟道区域（14）突出在元件隔离区域上。

3. 发明公开

KR1020100014343A 반도체장치 및 그 제조방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020100014343A
公开(公告)日：2010-02-10
申请号：KR1020097015816
申请日：2008-02-27
申请人： 소니 주식회사
发明人： 야마카와신야 , 다테시타야스시
IPC分类号： H01L21/336
CPC分类号： H01L27/0922 , H01L21/28518 , H01L21/31053 , H01L21/3212 , H01L21/8238 , H01L21/823807 , H01L21/823814 , H01L21/823828 , H01L21/823864 , H01L21/823871 , H01L27/092 , H01L29/45 , H01L29/665 , H01L29/66545 , H01L29/66636 , H01L29/7833 , H01L29/7843 , H01L29/7848
摘要： Current increase effects are improved by increasing a stress to be applied to a channel section of a transistor. A semiconductor device is provided with side wall insulating films (33, 53), which have grooves (39, 59) formed by removing a dummy gate and are formed on a semiconductor substrate (11); gate electrodes (43, 63) formed in the grooves (39, 59) through a gate insulating film (41); first and second stress applying films (21, 22), which are formed on the semiconductor substrate (11) from above the side wall insulating films (33, 53), respectively; and source/drain regions (35, 36, 55, 56), which are formed on the semiconductor substrate (11) on the both sides of the gate electrodes (43, 63). The stress applying films (21, 22) are formed before the first groove (39) and the second groove (59) are formed.
摘要翻译：通过增加施加到晶体管的沟道部分的应力来改善电流增加效应。半导体器件设置有侧壁绝缘膜（33,53），其具有通过去除伪栅极而形成并形成在半导体衬底（11）上的沟槽（39,59）; 通过栅极绝缘膜形成在槽（39,59）中的栅电极（43,63）; 分别从侧壁绝缘膜（33,53）的上方形成在半导体基板（11）上的第一和第二应力施加膜（21,22）以及源极/漏极区域（35,36,55,56），其形成在栅电极（43,63）的两侧上的半导体衬底（11）上。应力施加膜（21,22）在形成第一槽（39）和第二槽（59）之前形成。

4. 发明公开

KR1020090097159A 반도체 장치의 제조 방법 및 반도체 장치 有权
标题翻译：半导体器件制造方法和半导体器件
公开(公告)号：KR1020090097159A
公开(公告)日：2009-09-15
申请号：KR1020097012118
申请日：2007-12-07
申请人： 소니 주식회사
发明人： 다테시타야스시
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/7848 , H01L21/28079 , H01L21/28088 , H01L21/823807 , H01L21/823814 , H01L21/823842 , H01L21/823857 , H01L27/092 , H01L29/0847 , H01L29/165 , H01L29/45 , H01L29/495 , H01L29/4966 , H01L29/4975 , H01L29/517 , H01L29/518 , H01L29/6653 , H01L29/66545 , H01L29/6659 , H01L29/66636 , H01L29/7834 , H01L29/7836 , H01L29/7845 , H01L29/42312
摘要： Provided is a semiconductor device manufacturing method by which sufficient stress can be applied to a channel region within allowable ranges of concentrations of Ge and C in a mixed crystal layer. A semiconductor device is also provided. A dummy gate electrode (3) is formed on a Si substrate (1). Then, a recess region (7) is formed by recess etching by using the dummy gate electrode (3) as a mask. On the surface of the recess region (7), a mixed crystal layer (8) composed of a SiGe layer is epitaxially grown. An interlayer insulating film (12) is formed on the mixed crystal layer (8) to cover the dummy gate electrode (3), and the interlayer insulating film (12) is removed until the surface of the dummy gate electrode (3) is exposed. A recess (13) is formed on the interlayer insulating film (12) to expose the Si substrate (1) by removing the dummy gate electrode (3). Then, a gate electrode (15) is formed in the recess (13) by having a gate insulating film (14) in between.
摘要翻译：提供了一种半导体器件制造方法，其可以在混合晶体层中的Ge和C的允许浓度范围内对沟道区域施加足够的应力。还提供了半导体器件。在Si衬底（1）上形成虚拟栅电极（3）。然后，通过使用伪栅极（3）作为掩模，通过凹陷蚀刻形成凹部区域（7）。在凹部区域（7）的表面上外延生长由SiGe层构成的混晶层（8）。在混合晶体层（8）上形成层间绝缘膜（12）以覆盖伪栅电极（3），去除层间绝缘膜（12），直至伪栅电极（3）的表面露出。在层间绝缘膜（12）上形成凹部（13），通过去除伪栅电极（3）露出Si衬底（1）。然后，通过在其间具有栅极绝缘膜（14），在凹部（13）中形成栅电极（15）。

5. 发明授权

KR101441553B1 반도체 장치의 제조 방법 및 반도체 장치 有权
标题翻译：制造半导体器件和半导体器件的方法
公开(公告)号：KR101441553B1
公开(公告)日：2014-09-17
申请号：KR1020097012118
申请日：2007-12-07
申请人： 소니 주식회사
发明人： 다테시타야스시
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/7848 , H01L21/28079 , H01L21/28088 , H01L21/823807 , H01L21/823814 , H01L21/823842 , H01L21/823857 , H01L27/092 , H01L29/0847 , H01L29/165 , H01L29/45 , H01L29/495 , H01L29/4966 , H01L29/4975 , H01L29/517 , H01L29/518 , H01L29/6653 , H01L29/66545 , H01L29/6659 , H01L29/66636 , H01L29/7834 , H01L29/7836 , H01L29/7845
摘要： 혼합 결정층 중의 Ge 농도 및 C 농도의 허용 범위 내에서, 채널 영역에 충분한 응력을 인가할 수 있는 반도체 장치의 제조 방법 및 반도체 장치를 제공한다. 본 발명의 반도체 장치에 제조 방법에서는, 먼저, Si 기판(1) 상에 더미 게이트 전극(3)을 형성한다. 다음에, 더미 게이트 전극(3)을 마스크로 하는 리세스 에칭에 의해 리세스 영역(7)을 형성한다. 이어서, 리세스 영역(7)의 표면에, SiGe층으로 이루어지는 혼합 결정층(8)을 에피택셜 성장시킨다. 이어서, 더미 게이트 전극(3)을 덮도록 혼합 결정층(8) 상에 층간 절연막(12)을 형성하고, 더미 게이트 전극(3)의 표면이 노출될 때까지 층간 절연막(12)을 제거한다. 더미 게이트 전극(3)을 제거함으로써, 층간 절연막(12)에 Si 기판(1)을 노출시키는 요부(13)를 형성한다. 그 후, 요부(13) 내에 게이트 절연막(14)을 사이에 두고 게이트 전극(15)을 형성한다.
더미 게이트 전극, 혼합 결정층, 리세스 에칭, 에피택셜 성장, 게이트 누설
摘要翻译：一种制造半导体器件和半导体器件的方法，所述半导体器件和半导体器件能够在混合晶层中Ge浓度和C浓度的允许范围内向沟道区施加足够的应力。在本发明的半导体装置的制造方法中，首先，在Si基板1上形成虚设栅电极3。接着，使用虚拟栅电极3作为掩模，通过凹部蚀刻形成凹部区域7。随后，在凹陷区域7的表面上外延生长由SiGe层构成的混晶层8。然后，中间层的混合晶体层8上绝缘膜12，以覆盖伪栅极电极3，并去除层间绝缘膜12，直到在伪栅极电极3露出的表面上。去除虚拟栅电极3以形成用于暴露层间绝缘膜12中的Si衬底1的凹槽13.然后，然后，栅电极15隔着栅极绝缘膜14形成在凹部13内。

6. 发明授权

KR101396422B1 반도체장치 및 그 제조방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR101396422B1
公开(公告)日：2014-05-20
申请号：KR1020097015816
申请日：2008-02-27
申请人： 소니 주식회사
发明人： 야마카와신야 , 다테시타야스시
IPC分类号： H01L21/336
CPC分类号： H01L27/0922 , H01L21/28518 , H01L21/31053 , H01L21/3212 , H01L21/8238 , H01L21/823807 , H01L21/823814 , H01L21/823828 , H01L21/823864 , H01L21/823871 , H01L27/092 , H01L29/45 , H01L29/665 , H01L29/66545 , H01L29/66636 , H01L29/7833 , H01L29/7843 , H01L29/7848
摘要： 트랜지스터의 채널부에 인가되는 응력을 증가시켜, 전류 증가 효과를 높이는 것을 가능하게 한다.
더미 게이트를 제거하여 형성된 홈(39, 59)을 가지며 반도체 기판(11) 상에 형성된 측벽 절연막(33, 53)과, 상기 홈(39, 59) 내에 게이트 절연막(41)을 통하여 형성된 게이트 전극(43, 63)과, 상기 측벽 절연막(33, 53) 상으로부터 상기 반도체 기판(11)상에 걸쳐 각각에 형성된 제 1, 제 2 응력 인가막(21, 22)과, 상기 게이트 전극(43, 63)의 양측으로 상기 반도체 기판(11)에 형성된 소스·드레인 영역(35, 36, 55, 56)을 가지며, 상기 응력 인가막(21, 22)은 상기 제 1 홈(39), 제 2 홈(59)이 형성되기 전에 성막되어 있는 것을 특징으로 한다.

7. 发明公开

KR1020090107945A 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기 无效
标题翻译：固体成像装置，其制造方法和电子装置
公开(公告)号：KR1020090107945A
公开(公告)日：2009-10-14
申请号：KR1020090030311
申请日：2009-04-08
申请人： 소니 주식회사
发明人： 다타니게이지 , 마쓰모토다쿠지 , 다테시타야스시 , 고가후미히코 , 나가노다카시 , 도요시마다카히로 , 야마구치데쓰지 , 나카자와게이이치 , 미야시타나오유키 , 나가하마요시히코
IPC分类号： H01L27/146
CPC分类号： H01L27/1463 , H01L21/76224 , H01L27/14609 , H01L27/14689
摘要： PURPOSE: A solid state imaging device and a manufacturing method thereof are provided to improve a pixel property including sensitivity. CONSTITUTION: A solid state imaging device(21) includes a pixel part(23), a peripheral circuit part(24), a first device isolation region, and a second device isolation region. The first device isolation region is formed on a semiconductor substrate(22) of the peripheral circuit part, and has an STI(Shallow Trench Isolation) structure. The second device isolation region is formed on a semiconductor substrate of the pixel part. In the semiconductor substrate, a buried part of the second device isolation region is lower than a buried part of the first device isolation region. A height of a surface of the second device isolation region is the same as the first device isolation region.
摘要翻译：目的：提供一种固态成像装置及其制造方法，以提高包括灵敏度的像素特性。构成：固态成像装置（21）包括像素部分（23），外围电路部分（24），第一器件隔离区和第二器件隔离区。第一器件隔离区域形成在外围电路部分的半导体衬底（22）上，并具有STI（浅沟槽隔离）结构。第二器件隔离区域形成在像素部分的半导体衬底上。在半导体衬底中，第二器件隔离区的掩埋部分比第一器件隔离区的掩埋部分低。第二器件隔离区域的表面的高度与第一器件隔离区域相同。

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