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31. 发明公开

KR1020150138369A 펄스화 가스 플라즈마 도핑 방법 및 장치 审中-实审
标题翻译：脉冲气体等离子喷涂方法和装置
公开(公告)号：KR1020150138369A
公开(公告)日：2015-12-09
申请号：KR1020157031579
申请日：2014-04-03
申请人： 도쿄엘렉트론가부시키가이샤
发明人： 벤트젝피터 , 네모토다케나오 , 우에다히로카즈 , 고바야시유우키 , 호리고메마사히로
IPC分类号： H01L21/223 , H01L29/66 , H01J37/32
CPC分类号： H01L21/2236 , H01J37/32412 , H01J37/3244 , H01J37/32449 , H01L29/66803
摘要： 본발명은도펀트로기판의표면을도핑하기위한방법및 장치에관한것으로, 도펀트는예를들어, 포스핀또는아르신이다. 도핑은낮은농도의도펀트로주로헬륨또는아르곤과같은불활성가스로수행된다. 등각의도핑을제공하기위해, 바람직하게도펀트의모노층(monolayer)을형성하기위해, 가스흐름유입위치는도핑프로세스동안스위칭되고, 가스혼합물은주로제 1 시간주기동안프로세스챔버에서중심최상부포트를통해유입된다음에제 2 시간주기동안주로주변또는에지분사포트를통해가스혼합물이유입되고, 스위칭은플라즈마프로세스로서교번방식으로계속한다.

32. 发明公开

KR1020150102738A 3차원 IC 트랜지스터들의 핀-형상 채널 영역들을 도핑하기 위한 캡핑된 ALD 막들 审中-实审
标题翻译：用于三维IC晶体管的精细形状通道区域的CAPPED ALD膜
公开(公告)号：KR1020150102738A
公开(公告)日：2015-09-07
申请号：KR1020150028413
申请日：2015-02-27
申请人： 램 리써치 코포레이션
发明人： 아르가바니레자 , 탄사만다 , 바라다라잔브하드리엔. , 라보이애드리언 , 바네르지아난다 , 퀴안준 , 스와미나탄샹카르
IPC分类号： H01L21/314 , H01L29/78 , H01L29/66
CPC分类号： H01L21/223 , C23C16/045 , C23C16/45529 , C23C16/45544 , C23C16/50 , C23C16/52 , H01L21/2225 , H01L21/2252 , H01L21/67155 , H01L21/67207 , H01L29/66803 , H01L29/785 , H01L29/66795 , H01L29/7831
摘要： 반도체 기판 상의 부분적으로 제조된 3차원 트랜지스터의 핀-형상 (fin-shaped) 채널 영역을 도핑하는 방법들이 본 명세서에서 개시된다. 이 방법들은 반도체 기판 상에 다층 도펀트-함유 막을 형성하는 단계, 실리콘 카바이드 재료, 실리콘 나이트라이드 재료, 실리콘 카르보나이트라이드 (silicon carbonitride) 재료, 또는 이들의 조합을 포함하는 캡핑 막이, 다층 도펀트-함유 막이 반도체 기판과 캡핑 막 간에 위치하도록 위치하게, 캡핑 막을 형성하는 단계; 및 도펀트를 도펀트-함유 막으로부터 핀-형상 채널 영역 내로 이동시키는 단계를 포함한다. 도펀트-함유 막 중의 다수의 도펀트-함유 층들이 원자 층 증착 프로세스에 의해서 형성되며, 원자 층 증착 프로세스는, 도펀트-함유 막 프리커서가 반도체 기판 상에 흡착-제한된 층 (adsorption-limited layer) 을 형성하도록 도펀트-함유 막 프리커서를 반도체 기판 상으로 흡착시키는 단계 및 흡착된 도펀트 함유 막 프리커서를 반응시키는 단계를 포함한다. 또한, 부분적으로 제조된 3 차원 트랜지스터의 핀-형상 (fin-shaped) 채널 영역을 도핑하기 위한 다중 스테이션 기판 프로세싱 장치가 개시된다.
摘要翻译：公开了在半导体衬底上掺杂部分制造的三维晶体管的鳍状沟道区的方法。所述方法可以包括以下步骤：在半导体衬底上形成含多层掺杂剂的膜; 形成包括碳化硅材料，氮化硅材料，碳氮化硅材料或其组合的覆盖膜，以使所述多层含掺杂剂的膜位于所述半导体衬底和所述覆盖膜之间; 以及将掺杂剂从含掺杂剂的膜移动到鳍状沟道区域中。通过原子层沉积工艺形成含掺杂剂的膜的多个掺杂剂层。原子层沉积方法包括以下步骤：吸附含掺杂剂的膜前体，使得含掺杂剂的膜前体在半导体衬底上形成吸附限制层; 并使吸附的含掺杂剂的膜前体反应。还公开了一种用于掺杂部分制造的三维晶体管的鳍状沟道区的多工位衬底处理装置。

33. 发明授权

KR101497802B1 트랜지스터 형성에 있어서의 더블 채널 도핑 有权
标题翻译：晶体管形成双通道掺杂
公开(公告)号：KR101497802B1
公开(公告)日：2015-03-02
申请号：KR1020130051228
申请日：2013-05-07
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리오존지
IPC分类号： H01L21/336 , H01L29/78 , H01L21/265
CPC分类号： H01L29/66795 , H01L27/0207 , H01L27/1104 , H01L29/66545 , H01L29/66803 , H01L29/785
摘要： 방법은 제1 활성 영역 및 제2 활성 영역에 동시에 제1 웰 도핑을 수행하는 단계, 및 제1 활성 영역의 제1 중간 부분 및 제2 활성 영역의 제2 중간 부분을 각각 커버하는 제1 및 제2 더미 게이트를 형성하는 단계를 포함한다. 제1 및 제2 더미 게이트가 제거되고, 제2 활성 영역의 제2 중간 부분이 마스크에 의해 커버된다. 제2 중간 부분 상에 마스크가 있는 경우에, 제1 중간 부분에 제2 웰 도핑이 수행된다. 제2 웰 도핑 이후에, 제1 트랜지스터를 형성하기 위해 제1 중간 부분 상에 제1 게이트 유전체 및 제1 게이트 전극이 형성되고, 제2 트랜지스터를 형성하기 위해 제2 중간 부분 상에 제2 게이트 유전체 및 제2 게이트 전극이 형성된다.

34. 发明公开

KR1020140025286A 비평면 반도체 디바이스의 도핑 审中-实审
标题翻译：抛光非平面半导体器件
公开(公告)号：KR1020140025286A
公开(公告)日：2014-03-04
申请号：KR1020130098552
申请日：2013-08-20
申请人： 어드밴스드 이온 빔 테크놀로지 인크.
发明人： 탕,다니엘 , 옌,츄-시
IPC分类号： H01L21/265
CPC分类号： H01L29/66803 , H01L21/26586 , H01L21/823431 , H01L29/785
摘要： In doping a non-planar semiconductor device, a substrate formed on a non-planar semiconductor body is obtained. A first ion implantation is performed on the region of the non-planar semiconductor body. The first ion implantation has first implantation energy and a first implantation angle. A second ion implantation is performed on the same region of the non-planar semiconductor body. The second implantation has second plantation energy and a second implantation angle. The first plantation energy may be different from the second plantation energy. In addition, the first implantation angle may be different from the second implantation angle. [Reference numerals] (102) Obtain a substrate on which a pin is formed; (104) Perform first ion implantation; (106) Perform second ion implantation
摘要翻译：在非平面半导体器件的掺杂中，形成在非平面半导体本体上的衬底。在非平面半导体本体的区域上执行第一离子注入。第一离子注入具有第一注入能和第一注入角。在非平面半导体本体的相同区域上执行第二离子注入。第二植入具有第二种植园能量和第二植入角度。第一种植园能量可能与第二种植园能量不同。此外，第一注入角度可以不同于第二注入角度。（102）获得形成销的基板; （104）进行第一次离子注入; （106）进行第二离子注入

35. 发明授权

KR101361424B1 반도체 장치의 제조 방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR101361424B1
公开(公告)日：2014-02-10
申请号：KR1020127001715
申请日：2009-06-26
申请人： 가부시끼가이샤 도시바
发明人： 이께다게이지
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/26506 , H01L21/2658 , H01L21/26586 , H01L29/41791 , H01L29/665 , H01L29/66803 , H01L29/78 , H01L29/785
摘要： 소스·드레인 익스텐션이 되는 금속 반도체 화합물층의 성장을 제어하고, 높은 전류 구동력 및 단채널 효과 내성을 갖는 MISEFET를 구비하는 반도체 장치의 제조 방법을 제공한다. MISFET를 구비하는 반도체 장치의 제조 방법이며, 반도체 기판 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 게이트 전극을 형성하고, 게이트 전극 각각의 측면에 대하여 외측으로부터 내측을 향하는 방향으로, 경사 이온 주입에 의해 상기 반도체 기판 중에 5.0e14atoms/㎠ 이상 1.5e15atoms/㎠ 이하의 질소를 주입하고, 게이트 전극의 양측의 상기 반도체 기판 상에 니켈을 포함하는 금속막을 퇴적하고, 금속막과 반도체 기판을 반응시켜 금속 반도체 화합물층을 형성하는 제1 열 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
摘要翻译：提供一种制造具有MISEFET的半导体器件的方法，所述MISEFET控制作为源极和漏极扩展的金属半导体化合物层的生长，并且具有高电流驱动能力和短沟道效应电阻。一种制造具有MISFET的半导体器件的方法，包括以下步骤：在半导体衬底上形成栅绝缘膜，在栅绝缘膜上形成栅电极，并且执行斜离子注入向半导体衬底中注入1.5e15原子/ cm2或更多且5.0e14原子/ cm2或更多的氮，以在栅电极的两侧上的半导体衬底上沉积含有镍的金属膜，并且执行用于形成化合物层的第一热处理。

36. 发明公开

KR1020140004545A 멀티 게이트 ＦＥＴ 및 멀티 게이트 ＦＥＴ를 형성하는 방법 有权
标题翻译：多栅FET及其形成方法
公开(公告)号：KR1020140004545A
公开(公告)日：2014-01-13
申请号：KR1020120099929
申请日：2012-09-10
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 루웬타이
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L27/0886 , H01L21/02164 , H01L21/02236 , H01L21/02255 , H01L21/26513 , H01L21/2652 , H01L21/26586 , H01L21/31111 , H01L21/76224 , H01L21/823431 , H01L21/823481 , H01L29/0649 , H01L29/0653 , H01L29/0847 , H01L29/66803 , H01L29/66818 , H01L29/7851 , H01L29/7853 , H01L29/7854 , H01L21/02233 , H01L29/785
摘要： A method includes a step for oxidizing a semiconductor pin to form an oxide layer on each sidewall of the semiconductor pin. The semiconductor pin is on the top surface of a separation region. After oxidation, an inclined injection is performed to inject impurities into the semiconductor pin. The oxide layer is removed after the inclined injection.
摘要翻译：一种方法包括用于氧化半导体引脚以在半导体引脚的每个侧壁上形成氧化物层的步骤。半导体引脚位于分离区域的顶表面上。氧化后，进行倾斜注入，将杂质注入到半导体管脚中。在倾斜注射后，去除氧化物层。

37. 发明公开

KR1020120106538A 반도체 장치 및 그 제조 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020120106538A
公开(公告)日：2012-09-26
申请号：KR1020110120940
申请日：2011-11-18
申请人： 가부시끼가이샤 도시바
发明人： 오따겐스께 , 사이또마스미 , 누마따도시노리
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/0673 , H01L21/26506 , H01L21/26586 , H01L29/42392 , H01L29/66742 , H01L29/66803 , H01L29/785 , H01L29/78696
摘要： PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve ON-state current and mobility of a nano-wire transistor by magnifying crystal grain of a channel region. CONSTITUTION: A polycrystalline semiconductor layer comprises a first region, a second region, and a third region. The width of the second region and the third region is wider than the width of the first region. One side either the second region or the third region contacts the first region. A gate insulating layer is formed on the side of the first region of the polycrystalline semiconductor layer. A gate electrode(6) is formed on the gate insulating layer. A gate sidewall is formed on the side of the second region and the third region. Impurity content per unit volume at the first region is more than impurity content per unit volume at the second region and the third region.
摘要翻译：目的：提供半导体器件及其制造方法，以通过放大沟道区域的晶粒来改善纳米线晶体管的导通状态电流和迁移率。构成：多晶半导体层包括第一区域，第二区域和第三区域。第二区域和第三区域的宽度比第一区域的宽度宽。第二区域或第三区域的一侧与第一区域接触。栅极绝缘层形成在多晶半导体层的第一区域侧。栅电极（6）形成在栅极绝缘层上。栅极侧壁形成在第二区域和第三区域的侧面上。第一区域每单位体积杂质含量大于第二区域和第三区域每单位体积杂质含量。

38. 发明公开

KR1020120024991A 반도체 장치의 제조 방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020120024991A
公开(公告)日：2012-03-14
申请号：KR1020127001715
申请日：2009-06-26
申请人： 가부시끼가이샤 도시바
发明人： 이께다게이지
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/26506 , H01L21/2658 , H01L21/26586 , H01L29/41791 , H01L29/665 , H01L29/66803 , H01L29/78 , H01L29/785 , H01L21/324
摘要： 소스?드레인 익스텐션이 되는 금속 반도체 화합물층의 성장을 제어하고, 높은 전류 구동력 및 단채널 효과 내성을 갖는 MISEFET를 구비하는 반도체 장치의 제조 방법을 제공한다. MISFET를 구비하는 반도체 장치의 제조 방법이며, 반도체 기판 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 게이트 전극을 형성하고, 게이트 전극 각각의 측면에 대하여 외측으로부터 내측을 향하는 방향으로, 경사 이온 주입에 의해 상기 반도체 기판 중에 5.0e14atoms/㎠ 이상 1.5e15atoms/㎠ 이하의 질소를 주입하고, 게이트 전극의 양측의 상기 반도체 기판 상에 니켈을 포함하는 금속막을 퇴적하고, 금속막과 반도체 기판을 반응시켜 금속 반도체 화합물층을 형성하는 제1 열 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
摘要翻译：本发明提供一种半导体器件的制造方法，该半导体器件包括控制作为源极和漏极扩展的金属半导体化合物层的生长并且具有高电流驱动能力和短沟道效应电阻的MISEFET。一种制造具有MISFET的半导体器件的方法，包括以下步骤：在半导体衬底上形成栅绝缘膜，在栅绝缘膜上形成栅电极，并且执行斜离子注入向半导体衬底中注入1.5e15原子/ cm2或更多且5.0e14原子/ cm2或更多的氮，以在栅电极的两侧上的半导体衬底上沉积含有镍的金属膜，并且执行用于形成化合物层的第一热处理。

39. 发明公开

KR1020110049709A 배향된 주입에 의한 ｆｉｎＦＥＴ 스페이서 형성 有权
标题翻译：通过面向植入形成的FINFET间隙
公开(公告)号：KR1020110049709A
公开(公告)日：2011-05-12
申请号：KR1020100108423
申请日：2010-11-02
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 쳉캉구오 , 팔터메이어조나단이 , 바스커비라라가반에스 , 도리스브루스비
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66795 , H01L21/26586 , H01L21/823431 , H01L29/66803 , H01L29/785 , H01L27/12
摘要： PURPOSE: A method for forming a FINFET spacer by oriented implantation is provided to reduce source and drain resistance and bond source/drain areas of a transistor, thereby increasing off/on resistance ratio of a complex transistor. CONSTITUTION: At least one pin(120) is formed on a substrate. A gate stack crosses the pin. Spacer materials are deposited on the pin, the gate stack, and the substrate. An ion impurity is injected into the spacer materials. The spacer materials are etched to selectively remove the spacer materials from the pin.
摘要翻译：目的：提供一种通过定向注入形成FINFET间隔物的方法，以减少晶体管的源极和漏极电阻以及键合源极/漏极区域，从而提高复合晶体管的截止/导通电阻比。构成：在基板上形成至少一个销（120）。一个栅极堆栈穿过引脚。间隔材料沉积在销，栅极堆叠和基板上。将离子杂质注入到间隔物材料中。间隔材料被蚀刻以从引脚选择性地去除间隔物材料。

40. 发明公开

KR1020100065152A 반도체 장치 및 그 제조 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020100065152A
公开(公告)日：2010-06-15
申请号：KR1020107004473
申请日：2008-08-20
申请人： 에스아이아이 세미컨덕터 가부시키가이샤
发明人： 리사키도모미츠
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/0847 , H01L29/0692 , H01L29/4236 , H01L29/42376 , H01L29/66621 , H01L29/66636 , H01L29/66795 , H01L29/66803 , H01L29/7851 , H01L29/7816
摘要： Provided is a high driving performance horizontal MOS wherein a gate width is increased per unit area by forming a plurality of trenches horizontal to the gate length direction. The semiconductor device is provided with a well region, which is formed of a high resistance first conductivity type semiconductor and is arranged at a prescribed depth from the surface of a semiconductor substrate so as to improve driving performance without increasing an element area; a plurality of trenches reaching a depth in the well region from the surface; a gate insulating film arranged on the surface of an uneven section formed by the trenches; a gate electrode film arranged on the surface of the substrate by being brought into contact with the gate electrode embedded in the trench, in the uneven region excluding the gate electrode embedded in the trench and a region close to the ends of the trenches on the both sides; a gate electrode film embedded in the trench close to the ends of the trenches by being brought into contact with the gate electrode film so that the surface is at a position deeper than the surface of the semiconductor substrate; and a source region and a drain region, which are two low resistance second conductivity type semiconductor layers arranged at positions shallower than the well region from a semiconductor surface not brought into contact with the gate electrode film.
摘要翻译：提供了一种高驱动性能水平MOS，其中通过形成与栅极长度方向水平的多个沟槽，每单位面积增加栅极宽度。半导体器件设置有由高电阻第一导电型半导体形成的阱区，并且从半导体衬底的表面布置在规定的深度，从而在不增加元件面积的情况下提高驱动性能; 从所述表面到达所述井区域的深度的多个沟槽; 栅极绝缘膜，布置在由沟槽形成的不平坦部分的表面上; 通过与埋置在沟槽中的栅电极接触的栅极电极膜，除了嵌入在沟槽中的栅极电极以外的不平坦区域和接近沟槽两端的区域的区域两侧; 通过与所述栅极电极膜接触而嵌入所述沟槽的靠近所述沟槽的端部的栅电极膜，使得所述表面处于比所述半导体衬底的表面更深的位置; 以及源极区域和漏极区域，其是布置在比未与栅电极膜接触的半导体表面的阱区域浅的位置的两个低电阻第二导电类型半导体层。

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