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31. 发明公开

KR1020070029193A 데이터 유지 래치를 갖는 메모리 장치 无效
标题翻译：具有数据保持锁定的存储器件
公开(公告)号：KR1020070029193A
公开(公告)日：2007-03-13
申请号：KR1020067026035
申请日：2005-05-05
申请人： 엔엑스피 유에스에이, 인코포레이티드
发明人： 라마라주,라빈드라라즈 , 호크스트라,조지피. , 켄카르,프레샌트유.
IPC分类号： G11C7/10 , G11C7/12
CPC分类号： G11C7/106 , G11C7/1051 , G11C7/1069 , G11C7/1078 , G11C7/1087 , G11C7/1096 , G11C7/12 , G11C8/16
摘要： A memory device includes a plurality of pairs of complimentary bit lines (200, 202) and a plurality of latch circuits. Each pair of the plurality of pairs of complimentary bit lines is coupled to a column of memory cells (31, 37). Each latch circuit has an input coupled to a data line and a first output and a second output to provide complementary latched values dependent upon a value of the data line. For each latch of the plurality of latches, the first output is coupled to a first bit line of a pair of the plurality such that a value of the first bit line is continuously determined by the first output during memory device operation and the second output is coupled to a second bit line of the pair such that a value of the second bit line is continuously determined by the second output during memory device operation. ® KIPO & WIPO 2007
摘要翻译：存储器件包括多对互补位线（200,202）和多个锁存电路。多对互补位线对中的每一对被耦合到一列存储器单元（31,37）。每个锁存电路具有耦合到数据线和第一输出和第二输出的输入，以提供取决于数据线的值的互补锁存值。对于多个锁存器中的每个锁存器，第一输出耦合到一对多对的第一位线，使得在存储器件操作期间第一位线的值被第一输出连续地确定，并且第二输出是耦合到该对的第二位线，使得在存储器件操作期间第二位线的值由第二输出连续地确定。 ®KIPO＆WIPO 2007

32. 发明公开

KR1020060104900A 멀티-포트 메모리 소자 失效
标题翻译：多端口存储器元件
公开(公告)号：KR1020060104900A
公开(公告)日：2006-10-09
申请号：KR1020050027400
申请日：2005-03-31
申请人： 에스케이하이닉스 주식회사
发明人： 김경환
IPC分类号： G11C7/10
CPC分类号： G11C8/16
摘要： 본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 멀티-포트 메모리 소자에 관한 것이며, 더 자세히는 멀티-포트 메모리 소자의 글로벌 데이터 버스에 대한 구동 방식에 관한 것이다. 본 발명은 전류 센싱 방식의 글로벌 데이터 버스 송수신 구조에서의 불필요한 충전 소오스에 의한 글로벌 데이터 버스 구동 효율 저하 현상을 방지할 수 있는 멀티-포트 메모리 소자를 제공하는데 그 목적이 있다. 본 발명은 전류 센싱 방식의 데이터 송수신 구조를 구비하여 글로벌 데이터 버스와 데이터를 교환하는 데이터 송수신 블럭(뱅크, 포트, 글로벌 데이터 버스 연결부)을 구비하는 멀티-포트 메모리 소자에서, 데이터 송수신 블럭의 송/수신기와 글로벌 데이터 버스 사이에 위치한 스위치의 바람직한 스위치 온/오프 제어 모델을 도입함으로써 글로벌 데이터 구동시 불필요한 충전 소오스를 차단하는 스킴을 채택하였다. 이를 위하여 본 발명에서는 리드 또는 라이트 커맨드 인가시 활성화되는 데이터 구동펄스(DP)와 데이터 신호(TX)를 이용하며, 글로벌 데이터 버스에 대한 방전 동작이 수행되는 구간(예컨대, 데이터 구동펄스(DP)와 데이터 신호(TX)가 모두 논리레벨 하이인 구간)에서 실제로 데이터를 송신하는 뱅크에 대응하는 스위치만을 턴온시키고 나머지 뱅크에 대응하는 스위치들은 턴오프시켜 글로벌 데이터 버스에 대한 충전 소오스의 수를 제한한다. 이 경우, 글로벌 데이터 구동시 불필요한 충전 소오스를 차단해 줌으로써 전력 소모를 줄이고, 데이터 송수신 블럭 내의 송신기의 방전용 트랜지스터의 사이즈를 줄일 수 있다.
멀티-포트 메모리, 글로벌 데이터 버스, 전류 센싱 방식, 충전 소오스, 방전 시간
摘要翻译：本发明涉及半导体存储器设计技术，并且更具体地涉及多端口存储器设备，并且更具体地涉及将多端口存储器设备驱动到全局数据总线的方法。本发明的一个目的是提供一种多端口存储器件，其能够防止全局数据总线驱动效率由于电流感测全局数据总线发送/接收结构中的不必要的充电源而恶化。在具有用电流感测型数据发送/接收结构与全局数据总线交换数据的数据发送/接收块（存储体，端口和全局数据总线连接块）的多端口存储器件中，通过采用位于接收器和全局数据总线之间的开关的理想开关控制模型，我们采用了一种在驱动全局数据时阻止不必要的电荷源的方案。根据本发明为此到，并且使用读或写命令的激活数据期间施加，驱动脉冲（DP）和数据信号（TX）是，周期，其中用于全局数据总线放电操作来执行（例如，一个数据驱动脉冲（DP）和通过在数据信号（TX）都处于逻辑电平高的部分）实际上只接通对应于银行用于发送数据和被关断对应于剩余的银行开关，以限制为全局数据总线充电源的数量的开关。在这种情况下，可以通过在驱动全局数据时阻塞不必要的充电源来降低功耗，并且可以减小数据发送/接收块中发送器的放电晶体管的尺寸。

33. 发明授权

KR100610006B1 호스트 시스템의 다중동작 지원에 적합한 메모리 구조를갖는 반도체 메모리 장치 有权
标题翻译：具有用于支持主机系统的超线程操作的存储器架构的半导体存储器件
公开(公告)号：KR100610006B1
公开(公告)日：2006-08-08
申请号：KR1020040031360
申请日：2004-05-04
申请人： 삼성전자주식회사
发明人： 서영호
IPC分类号： G11C8/16
CPC分类号： G11C7/1042 , G11C7/22 , G11C8/12 , G11C8/16
摘要： 호스트 시스템의 다중동작 지원에 적합한 메모리 구조를 갖는 램(RAM)등과 같은 고속 반도체 메모리 장치가 개시되어 있다. 그러한, 반도체 메모리 장치는, 복수의 메모리 셀로 이루어진 셀 어레이 블록을 복수로 가지는 메모리 셀 어레이와; 인가되는 명령에 응답하여, 상기 메모리 셀 어레이를, 각기 하나이상의 셀 어레이 블록으로 이루어지고 각기 독립적인 데이터 억세스 동작 모드를 갖는 복수의 메모리 플레인으로 동작적으로 분할하기 위한 메모리 플레인 설정부를 구비함에 의해, 하나의 메모리 셀 어레이가 복수의 메모리 플레인으로 동작적으로 분할되어, 각 메모리 플레인에 대한 데이터 억세싱 동작이 별개의 메모리 제품처럼 수행되도록 하는 효과가 있다.
반도체 메모리 장치, 하이퍼-쓰레딩, 멀티 타스킹 동작, 메모리 어레이 분할

34. 发明授权

KR100591573B1 반도체 기억 장치 및 그 출력 데이터 갱신 방법 有权
标题翻译：半导体存储器件及其输出数据的更改方法
公开(公告)号：KR100591573B1
公开(公告)日：2006-06-20
申请号：KR1020010021710
申请日：2001-04-23
申请人： 후지쯔 가부시끼가이샤
发明人： 무카이마사미치
IPC分类号： G11C7/00
CPC分类号： G11C7/106 , G11C7/1051 , G11C7/1075 , G11C8/16 , G11C2207/108
摘要： 본 발명은 고집적화가 가능하고 복수 개의 포트를 갖는 메모리 회로를 구비한 반도체 기억 장치 및 그 출력 데이터 갱신 방법을 제공하는 것을 목적으로 한다.
데이터 판독 회로(41)는 제2 비트선 쌍(BLB, XBLB)의 레벨에 기초하여 제2 출력 데이터(DOB)를 출력한다. 데이터 갱신 검출 회로(42)는 제2 비트선 쌍(BLB, XBLB)에 접속되고, 그 제2 비트선 쌍(BLB, XBLB)의 레벨에 기초하여 동일 어드레스의 메모리 셀(31)의 데이터가 갱신되었는지 여부를 검출하며, 검출 신호(SM)를 출력한다. 데이터 유지 회로(43)는 검출 신호(SM)에 응답하여 유지 데이터(DO2)를 출력하고, 데이터 갱신 회로(44)는 검출 신호(SM)와 유지 데이터(DO2)에 응답하여 데이터 판독 회로(41)의 출력 데이터를 갱신한다.

35. 发明公开

KR1020050106582A 호스트 시스템의 다중동작 지원에 적합한 메모리 구조를갖는 반도체 메모리 장치 有权
标题翻译：具有支持主机系统超线程操作的存储器架构的半导体存储器件
公开(公告)号：KR1020050106582A
公开(公告)日：2005-11-10
申请号：KR1020040031360
申请日：2004-05-04
申请人： 삼성전자주식회사
发明人： 서영호
IPC分类号： G11C8/16
CPC分类号： G11C7/1042 , G11C7/22 , G11C8/12 , G11C8/16 , G11C11/413
摘要： A semiconductor memory device and a method of operating the semiconductor memory device are disclosed. The semiconductor memory device comprises a memory cell array having a plurality of cell array blocks. The cell array blocks are operationally divided into a plurality of memory planes using a memory determining unit. Each of the memory planes comprises at least one cell array block and is capable of executing independent data access operations using an independent operating mode.

36. 发明公开

KR1020050079862A 접근 금지 신호를 갖는 듀얼 포트 메모리 장치 无效
标题翻译：具有保护信号的双端口存储器件
公开(公告)号：KR1020050079862A
公开(公告)日：2005-08-11
申请号：KR1020040008176
申请日：2004-02-07
申请人： 삼성전자주식회사
发明人： 서운식
IPC分类号： G11C11/40
CPC分类号： G11C7/1075 , G06F13/1605 , G11C8/16 , G11C11/4093
摘要： A multi-port memory device may provide a protection signal. The multi-port memory device may generate at least one protection signal in response to a bank address signal, in order to control access to the a memory bank, and to suppress access and/or memory collision.

37. 发明公开

KR1020040089894A 독출 동작과 기입 동작이 동시에 수행되는 집적 회로의동작 제어 방법 有权
标题翻译：用于控制集成电路的方法同时执行读操作和写操作，不会与时钟信号干扰
公开(公告)号：KR1020040089894A
公开(公告)日：2004-10-22
申请号：KR1020030023732
申请日：2003-04-15
申请人： 삼성전자주식회사
发明人： 손교민 , 서영호
IPC分类号： G11C11/40
CPC分类号： G11C8/16 , G11C7/22
摘要： PURPOSE: A method for controlling the operation of an integrated circuit capable of performing a read operation and a write operation simultaneously is provided to smoothly write or read the data without affecting to the period of the clock signal. CONSTITUTION: A method for controlling the operation of an integrated circuit capable of performing a read operation and a write operation simultaneously includes the steps of: (a) receiving(710) a write address, a read address and a write data; (b) determining(720) where the read and write operation of the data are performed at any one of the memory blocks and the data memory blocks in response to the write address and the read address; (c) performing(730) the read or write operation in the data memory block in response to the result of the step(b); and (d) performing(740) the read or write operation in the memory block in response to the result of the step(b).
摘要翻译：目的：提供一种能够同时执行读取操作和写入操作的集成电路的操作控制方法，以平滑地写入或读取数据，而不影响时钟信号的周期。构成：一种用于控制能够同时执行读取操作和写入操作的集成电路的操作的方法，包括以下步骤：（a）接收（710）写入地址，读取地址和写入数据; （b）确定（720）响应于写入地址和读取地址在数据存储器块和数据存储器块中的任何一个执行数据的读取和写入操作的步骤（720）（c）响应于步骤（b）的结果，在数据存储器块中执行（730）读或写操作; 以及（d）响应于步骤（b）的结果，在存储块中执行（740）读或写操作。

38. 发明公开

KR1020040059235A 유사 이중 포트 메모리 제어 장치 및 그 제어 방법 失效
标题翻译： PSEUDO双端口存储器控制装置及其控制方法
公开(公告)号：KR1020040059235A
公开(公告)日：2004-07-05
申请号：KR1020020085820
申请日：2002-12-28
申请人： 매그나칩 반도체 유한회사
发明人： 김경생
IPC分类号： G11C11/41
CPC分类号： G11C11/419 , G11C8/16 , G11C11/412
摘要： PURPOSE: A pseudo dual port memory control device and its control method are provided to realize a stable operation and low power consumption by inserting a protection time to a reference clock signal. CONSTITUTION: A control unit(410) recognizes the approach of the first port signal assembly and the second port signal assembly, and enables the approach of the first port signal assembly after a protection time after sensing a rising edge of the first port clock signal of the first port signal assembly, and enables the approach of the second port signal assembly if the approach of the second port signal assembly is sensed during the first logic period of the first port clock signal. A SRAM core(420) receives the first port signal assembly or the second port signal assembly, and stores the first port write data or the second port write data in the first port signal assembly or the second port signal assembly, and outputs the first port write data or the second port write data as the first port read data or the second port read data.
摘要翻译：目的：提供伪双端口存储器控制装置及其控制方法，通过将保护时间插入到参考时钟信号来实现稳定的操作和低功耗。构成：控制单元（410）识别第一端口信号组件和第二端口信号组件的接近，并且在感测到第一端口信号组件的第一端口时钟信号的上升沿之后的保护时间之后使得能够接近第一端口信号组件第一端口信号组件，并且如果在第一端口时钟信号的第一逻辑周期期间感测到第二端口信号组件的接近，则使得能够接近第二端口信号组件。 SRAM核心（420）接收第一端口信号组件或第二端口信号组件，并将第一端口写入数据或第二端口写入数据存储在第一端口信号组件或第二端口信号组件中，并将第一端口信号组件写数据或第二端口写入数据作为第一端口读取数据或第二端口读取数据。

39. 发明公开

KR1020040054361A 더블 포트 반도체 메모리 장치 有权
标题翻译：双端口半导体存储器件
公开(公告)号：KR1020040054361A
公开(公告)日：2004-06-25
申请号：KR1020020081393
申请日：2002-12-18
申请人： 삼성전자주식회사
发明人： 이태정 , 김병선 , 이준형
IPC分类号： G11C11/40
CPC分类号： G11C8/16
摘要： PURPOSE: A double port semiconductor memory device is provided to reduce an area occupied by an isolation area formed at a boundary between a N-well and a P-well. CONSTITUTION: A semiconductor substrate includes a memory cell divided into a N-well and a P-well. The semiconductor memory device includes the first word line, the second word line, the first bit line and the second bit line. The first CMOS inverter includes the first NMOS transistor(N1), the first PMOS transistor(P1) and an input terminal and an output terminal. The second CMOS inverter includes the second NMOS transistor(N2), the second PMOS transistor(P2) and an input terminal and an output terminal. The third NMOS transistor(N3) has a gate connected to the first word line, and a drain connected to the first bit line and a source connected to the first memory node(N1). The fourth NMOS transistor(N4) has a gate connected to the first word line, a drain connected to the first bit line and a source connected to the second memory node(N2). The fifth NMOS transistor(N5) has a gate connected to the first memory node and a source connected to a ground line. And the sixth NMOS transistor(N6) has a gate connected to the second word line, a source connected to the drain of the fifth NMOS transistor and a drain connected to the second bit line.
摘要翻译：目的：提供双端口半导体存储器件，以减少形成在N阱和P阱之间的边界处的隔离区所占据的面积。构成：半导体衬底包括分为N阱和P阱的存储单元。半导体存储器件包括第一字线，第二字线，第一位线和第二位线。第一CMOS反相器包括第一NMOS晶体管（N1），第一PMOS晶体管（P1）和输入端子以及输出端子。第二CMOS反相器包括第二NMOS晶体管（N2），第二PMOS晶体管（P2）和输入端子以及输出端子。第三NMOS晶体管（N3）具有连接到第一字线的栅极，连接到第一位线的漏极和连接到第一存储器节点（N1）的源极。第四NMOS晶体管（N4）具有连接到第一字线的栅极，连接到第一位线的漏极和连接到第二存储器节点（N2）的源极。第五NMOS晶体管（N5）具有连接到第一存储器节点的栅极和连接到地线的源极。并且第六NMOS晶体管（N6）具有连接到第二字线的栅极，连接到第五NMOS晶体管的漏极的源极和连接到第二位线的漏极。

40. 发明公开

KR1020040018112A 스태틱형 반도체 기억장치 失效
标题翻译：静态半导体存储器件
公开(公告)号：KR1020040018112A
公开(公告)日：2004-03-02
申请号：KR1020030027190
申请日：2003-04-29
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 쓰카모토야수마사 , 니이코지
IPC分类号： H01L27/11
CPC分类号： H01L27/1104 , G11C8/16 , G11C11/412 , H01L27/11 , Y10S257/903
摘要： PURPOSE: To accelerate an SRAM and to secure a margin to variance on manufacture. CONSTITUTION: The SRAM is provided with first and second access PMOS transistors P1 and P2 formed on an N well region, first and second driver NMOS transistors N1 and N2 formed on a P well region, a wordline, and first and second bit lines. Active regions 2a to 2d are extended in the same direction, and polysilicon wires 3a to 3d forming the gate of each MOS transistor are extended in the same direction. The drains of the first and the second access PMOS transistors P1 and P2 and the drains of the first and the second driver NMOS transistors N1 and N2 are respectively connected by using first metal wires 5c and 5d without interposing polysilicon wires 3b and 3d forming the gates of first and second driver NMOS transistors.
摘要翻译：目的：加速SRAM并确保制造方面的差距。构成：SRAM设置有形成在N阱区上的第一和第二访问PMOS晶体管P1和P2，形成在P阱区，字线和第一和第二位线上的第一和第二驱动器NMOS晶体管N1和N2。有源区域2a至2d沿相同的方向延伸，并且形成每个MOS晶体管的栅极的多晶硅线3a至3d沿相同的方向延伸。通过使用第一金属线5c和5d分别连接第一和第二访问PMOS晶体管P1和P2的漏极以及第一和第二驱动器NMOS晶体管N1和N2的漏极，而不插入形成栅极的多晶硅线3b和3d 的第一和第二驱动器NMOS晶体管。

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