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31. 发明授权

KR101052458B1 시험장치 및 시험방법 失效
标题翻译：测试仪器和测试方法
公开(公告)号：KR101052458B1
公开(公告)日：2011-07-28
申请号：KR1020057005786
申请日：2003-09-30
申请人： 주식회사 아도반테스토
发明人： 타나카코우이치 , 도이마사루 , 사토신야
IPC分类号： G01R31/28
CPC分类号： G01R31/31928 , G01R31/31922
摘要： 셋업 시험 또는 홀드 시험의 개시 전에 미리 인가된 제1 오프셋 값에 기초해서, 다른 타이밍을 나타내는 복수의 타이밍 신호를, 셋업 시험 또는 홀드 시험의 시험 중에 순차 생성하는 타이밍 발생부와, 클록 신호 및 데이터 신호를 생성하는 패턴 발생부와, 클록 신호에 대한 데이터 신호의 위상을, 순차 생성된 타이밍 신호에 따라 순차 시프트하고, 클록 신호 및 위상 시프트된 데이터 신호를 피시험 디바이스에 순차 공급하는 파형 정형부, 및 피시험 디바이스가 상기 데이터 신호를 기억한 기억 데이터에 기초해서, 피시험 디바이스의 셋업 타임 또는 홀드 타임을 산출하는 판정부를 포함하는 시험장치를 제공한다.
셋업 타임, 홀드 타임, 오프셋 값, 전자 디바이스
摘要翻译：设置测试或预施加的第一偏移值的保持测试开始前的基础上，其他的指示的定时，建立测试或保持测试发生器，该时钟信号的检查的顺序产生定时和所述数据信号的多个时序信号的和图案生成单元，用于生成用于所述时钟信号中的数据信号的相位，顺序移位的波形，并且顺序地提供时钟信号和所述相移的数据按照生成的定时信号整形单元序列下测试信号提供给设备，并以及确定单元，用于基于所存储的数据来计算被测设备的设置时间或保持时间，其中被测设备存储数据信号。

32. 发明公开

KR1020090091143A 결정성 및 비결정성 집적 회로 데이터를 위한 패턴 제어 풀 스피드 자동 테스트 장치의 비교 특성 无效
标题翻译：模式控制，全速度比较测定和非确定性IC数据的比较能力
公开(公告)号：KR1020090091143A
公开(公告)日：2009-08-26
申请号：KR1020097010641
申请日：2007-11-22
申请人： 주식회사 아도반테스토
发明人： 브렌넌토마스요셉 , 암스트롱데이비드해리
IPC分类号： G01R31/3183 , G01R31/26 , H01L21/66
CPC分类号： G01R31/31907 , G01R31/31917 , G01R31/31922 , G01R31/31926 , G01R31/31928 , G01R31/31932
摘要： Pattern controllable LFSRs or MISRs are disclosed that are able to mask indeterminate states while performing tests on DUT outputs. At appropriate times, the MISRs or the LFSRs will mask the data being input to the MISRs or the LFSRs so that indeterminate states are not received. This allows fast/complex ATE Rx memory to be replaced by slower and smaller MISR pattern memory. At the end of a test period, the LFSRs or MISRs generate signatures which are then compared to a set of possible valid signatures for non-deterministic data. A pass/fail result is produced. By masking indeterminate states, fewer valid signatures need to be stored. Masking of the MISRs or LFSRs may be based on the fact that indeterminate states and good data in a serial output data stream tend to occur in predictable patterns, or that good data may follow alignment characters. MISR or LFSR output signatures may also be employed to test individual pattern segments instead of the entire input test pattern. This expected DUT Rx data compression implementation works for one signature (deterministic) data as well. ® KIPO & WIPO 2009
摘要翻译：公开了能够在对DUT输出进行测试的同时屏蔽不确定状态的模式可控LFSR或MISR。在适当的时候，MISR或LFSR将屏蔽正在输入到MISR或LFSR的数据，以便不接收不确定的状态。这允许快速/复杂的ATE Rx存储器被更慢和更小的MISR模式存储器替代。在测试期结束时，LFSR或MISR生成签名，然后将其与一组可用的非确定性数据的有效签名进行比较。产生通过/失败的结果。通过屏蔽不确定状态，需要存储较少的有效签名。 MISR或LFSR的掩蔽可以基于以下事实：串行输出数据流中的不确定状态和良好数据倾向于以可预测的模式发生，或者良好的数据可能跟随对准字符。还可以使用MISR或LFSR输出签名来测试各个模式段而不是整个输入测试模式。这个期望的DUT Rx数据压缩实现也适用于一个签名（确定性）数据。 ®KIPO＆WIPO 2009

33. 发明授权

KR100910669B1 시험장치 有权
标题翻译：测试仪器
公开(公告)号：KR100910669B1
公开(公告)日：2009-08-04
申请号：KR1020047006942
申请日：2002-11-07
申请人： 주식회사 아도반테스토
发明人： 도이마사루 , 사토신야
IPC分类号： G01R31/28
CPC分类号： G11C29/56004 , G01R31/31922 , G01R31/31928 , G01R31/31937 , G11C29/56
摘要： 전자 디바이스를 시험하는 시험 장치에 있어서, 전자 디바이스를 시험하기 위한 시험 패턴을 발생시키는 패턴 발생부와, 기준 클록을 발생시키는 기준 클록 발생부와, 타이밍을 발생시키는 타이밍 발생기와, 전자 디바이스가 상기 시험 패턴에 기초하여 출력하는 출력 신호를 타이밍 발생기가 발생시킨 타이밍으로 샘플링하는 출력 신호 샘플링 회로를 포함하되, 타이밍 발생기는 기준 클록을 수취하여 기준 클록을 지연시켜 출력하는 가변 지연 회로부와, 가변 지연 회로부에 있어서의 지연량을 제어하는 지연 제어부를 포함하며, 지연 제어부는 기본 타이밍 데이터와 기본 타이밍 데이터보다 작은 가변 지연량에 기초하여 지연량을 제어한다.

시험, 장치, 클록, 지터

34. 发明公开

KR1020090082434A 시험 장치, 드라이버 컴퍼레이터 칩, 응답 측정 장치, 교정 방법 및 교정 장치 失效
标题翻译：测试仪，驱动器比较器芯片，响应测量装置，校准方法和校准装置
公开(公告)号：KR1020090082434A
公开(公告)日：2009-07-30
申请号：KR1020097010698
申请日：2007-10-09
申请人： 가부시키가이샤 어드밴티스트
发明人： 마츠바라야수오
IPC分类号： G01R31/319 , G01R31/3183 , G01R31/26 , H01L21/66
CPC分类号： G01R31/31928 , G01R31/31932 , G01R35/00
摘要： A response measuring device (20) in which the output end of a driver (14) and the input end of a comparator (16) are terminated at the earth potential through a transmission path (30). The device (20) comprises a driver control section (32) for outputting a first output waveform having a rising edge and a second output waveform having a falling edge and a difference calculating section (38) for calculating the difference between the response times according to the difference between a first time from when a comparator (16) detects the rising edge of the first output waveform until when the comparator (16) detects the falling edge of a first reflection wave produced when the first output waveform is reflected by the termination and a second time from when the comparator (16) detects the falling edge of the second output waveform until when the comparator (16) detects the rising edge of a second reflection waveform produced when the second output waveform is reflected by the termination.
摘要翻译：一种响应测量装置（20），其中驱动器（14）的输出端和比较器（16）的输入端通过传输路径（30）终止于地电位。装置（20）包括用于输出具有上升沿的第一输出波形和具有下降沿的第二输出波形的驱动器控制部分（32）和用于计算根据下文所述的响应时间之间的差异的差分计算部分（38）当比较器（16）从第一输出波形的上升沿到第一输出波形的上升沿之间的第一时刻之间的差异直到当比较器（16）检测到第一输出波形被端接反射时产生的第一反射波的下降沿之间的差;以及当比较器（16）检测到第二输出波形的下降沿直到当比较器（16）检测到第二输出波形被终止反射时产生的第二反射波形的上升沿时的第二次。

35. 发明授权

KR100825811B1 고속 검사가 가능한 반도체 소자 자동검사장치 有权
标题翻译：自动测试设备可进行高速测试
公开(公告)号：KR100825811B1
公开(公告)日：2008-04-29
申请号：KR1020070019919
申请日：2007-02-27
申请人： 삼성전자주식회사
发明人： 장철웅 , 장승호 , 이재일 , 이영진
IPC分类号： G01R31/26 , G01R31/3183
CPC分类号： G01R31/31928 , G01R31/318516 , G01R31/31922 , G11C29/56 , G11C29/56012
摘要： An automatic test apparatus for high speed test is provided to overcome a limit of an operational frequency of an FPGA by installing an acceleration circuit and a deceleration circuit at ends of the FPGA. An automatic test unit body tests a semiconductor element in an electrical method. An FPGA(190) controls a driver and a comparator which are installed in an automatic test unit. An acceleration circuit(400) is connected to an output terminal of the FPGA in order to double an operational frequency of the FPGA. A deceleration circuit(500) is connected to an output terminal of the FPGA in order to convert the operational frequency of the semiconductor element to an operational frequency of the FPGA.
摘要翻译：提供了一种用于高速测试的自动测试装置，以通过在FPGA端部安装加速电路和减速电路来克服FPGA工作频率的限制。自动测试单元体以电气方式测试半导体元件。 FPGA（190）控制安装在自动测试单元中的驱动器和比较器。加速电路（400）连接到FPGA的输出端，以使FPGA的工作频率加倍。减速电路（500）连接到FPGA的输出端，以将半导体元件的工作频率转换为FPGA的工作频率。

36. 发明公开

KR1020070116245A 시험 장치, 시험 방법, 전자 디바이스의 생산 방법, 시험시뮬레이터, 및 시험 시뮬레이션 방법 无效
标题翻译：测试装置，测试方法，电子设备制造方法，测试模拟器和测试模拟方法
公开(公告)号：KR1020070116245A
公开(公告)日：2007-12-07
申请号：KR1020077022668
申请日：2006-03-07
申请人： 가부시키가이샤 어드밴티스트
发明人： 타다히데키 , 호리미츠오 , 카타오카타카히로 , 세키구치히로유키
IPC分类号： G01R31/3183 , G01R31/28
CPC分类号： G01R31/31932 , G01R31/31928 , G01R31/31937
摘要： It is possible to accurately evaluate the performance of an electronic device by testing correlation between timings at which a plurality of output signals outputted from the electronic device change. A test device tests the electronic device by applying a test signal to the electronic device and comparing output signals to respective expected values. The test device includes: reference timing detection means for detecting that an output signal has changed; setting means for setting in advance, a minimum time between the moment when one output signal has changed and the moment when another output signal has changed; acquisition means for acquiring the value of the another output signal at the timing when the minimum time has elapsed after the output signal changed; and distinguishing means for distinguishing the electronic device as a defective device if the value of the another output signal acquired does not coincide with the value which the another output signal should take after the minimum time elapsed.
摘要翻译：通过测试从电子设备输出的多个输出信号的时刻之间的相关性，可以准确地评估电子设备的性能。测试设备通过将测试信号施加到电子设备并将输出信号与相应的期望值进行比较来测试电子设备。测试装置包括：用于检测输出信号已经改变的参考定时检测装置; 设置装置，用于预先设定一个输出信号变化的时刻与另一个输出信号变化的时刻之间的最小时间; 获取装置，用于在输出信号改变之后经过最小时间的定时获取另一输出信号的值; 以及如果所获取的另一输出信号的值与经过最小时间后另一输出信号应该采取的值不一致，则将电子设备区分为缺陷设备的区分装置。

37. 发明公开

KR1020070051618A 시험 장치 및 시험 방법 无效
标题翻译：测试仪器和测试方法
公开(公告)号：KR1020070051618A
公开(公告)日：2007-05-18
申请号：KR1020057022874
申请日：2005-07-12
申请人： 주식회사 아도반테스토
发明人： 무라타키요시
IPC分类号： G01R31/28 , G06F11/00
CPC分类号： G01R31/31928 , G01R31/31924
摘要： 피시험 디바이스를 시험하는 시험 장치는, 명령 사이클마다, 피시험 디바이스의 시험 프로그램에 포함된 명령을 순차적으로 실행하는 명령 실행부와, 각 명령에 대응되어, 당해 명령을 실행하는 명령 사이클 기간 중에 출력하는 시험 패턴 계열의 패턴 길이를 식별하는 패턴 길이 식별 정보, 및 당해 시험 패턴 계열을 격납하는 시험 패턴 메모리와, 하나의 명령을 실행하는 경우에 있어서, 하나의 명령에 대응되어 시험 패턴 메모리에 격납된 패턴 길이 식별 정보에 대응하는 길이의 시험 패턴 계열을, 시험 패턴 메모리로부터 독출하는 시험 패턴 메모리 독출부와, 하나의 명령을 실행하는 명령 사이클 기간 중에, 하나의 명령에 대응하여 시험 패턴 메모리 독출부가 독출한 시험 패턴 계열을, 피시험 디바이스의 단자에 대하여 출력하는 시험 패턴 출력부 를 포함한다.
시험 장치, 시험 방법, 프로그램

38. 发明公开

KR1020060133526A 시험 장치 无效
标题翻译：测试仪器
公开(公告)号：KR1020060133526A
公开(公告)日：2006-12-26
申请号：KR1020067005072
申请日：2004-09-10
申请人： 주식회사 아도반테스토
发明人： 칸바야시히로노리 , 야츠카코이치
IPC分类号： G01R31/28 , G01R31/3183
CPC分类号： G01R31/31928 , G01R31/31922
摘要： A test apparatus for testing electronic devices, comprising a plurality of test modules for supplying, to electronic devices, test patterns for testing the electronic devices; a reference clock generator part for generating reference clocks; a generator circuit for generating, based on the reference clocks, timing signals for activating the plurality of test modules; a plurality of timing supplying parts, provided in association with the respective test modules, for supplying the timing signals to the respective test modules; and a control part for controlling the phases of those timing signals such that the timings at which the test modules output the test patterns in response to the timing signals are approximately the same.
摘要翻译：一种用于测试电子设备的测试设备，包括用于向电子设备提供用于测试电子设备的测试图案的多个测试模块; 用于产生参考时钟的参考时钟发生器部分; 发电机电路，用于基于所述参考时钟产生用于激活所述多个测试模块的定时信号; 与各个测试模块相关联地设置的用于将定时信号提供给各个测试模块的多个定时提供部件; 以及用于控制那些定时信号的相位的控制部分，使得测试模块响应于定时信号输出测试图案的定时大致相同。

39. 发明公开

KR1020060130256A 회로 검증 장치, 회로 검증 방법 및 그를 위한 신호 분배방법 无效
标题翻译：电路测试装置，电路测试方法及其信号分配方法
公开(公告)号：KR1020060130256A
公开(公告)日：2006-12-18
申请号：KR1020067021533
申请日：2005-03-29
申请人： 닛본 덴끼 가부시끼가이샤
发明人： 호소카와고우헤이
IPC分类号： G06F17/50 , H03K19/173
CPC分类号： G06F17/5022 , G01R31/31922 , G01R31/31928 , G06F1/10
摘要： A circuit to be tested is divided into a plurality of circuit portions. There are provided a plurality of programmable devices for using simulations to realize the functional operations of the respective circuit portions as divided. Wires for supplying, to the plurality of programmable devices, signals (Sx) to be used by and applied at the same time to the circuit to be tested are provided in such a manner that the maximum skew at the time when the signals (Sx) reach the respective programmable devices is shorter than the minimum time required for forwarding data between the programmable devices. In each of the programmable devices, there is realized an input terminal (PX) for inputting the signal (Sx) from a signal producing apparatus (400), whereby the signal (Sx) can be directly inputted from the signal producing apparatus to suppress occurrence of skew.
摘要翻译：被测试电路被分成多个电路部分。提供了多个可编程设备，用于使用模拟来实现各个电路部分的分割功能操作。用于向多个可编程设备提供将要被测试的电路使用并同时应用于待测电路的信号线（Sx），使得信号（Sx）的最大偏移量达到相应的可编程设备的时间短于可编程设备之间转发数据所需的最短时间。在每个可编程装置中，实现了用于从信号产生装置（400）输入信号（Sx）的输入端（PX），从而信号（Sx）可以从信号产生装置直接输入以抑制发生的歪斜。

40. 发明授权

KR100556639B1 반도체 검사 장치, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 검사 방법 失效
标题翻译：半导体测试装置，半导体集成电路装置及测试半导体集成电路装置的方法
公开(公告)号：KR100556639B1
公开(公告)日：2006-03-03
申请号：KR1020030023338
申请日：2003-04-14
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 기꾸찌슈지 , 도바다다노부 , 히라노가쯔노리 , 소노다유지 , 와다다께시
IPC分类号： H01L21/66
CPC分类号： G01R31/318505 , G01R31/31813 , G01R31/318511 , G01R31/31928 , G01R31/31932
摘要： 메모리 테스트 장치(1)에는, 난수 발생 회로인 시그니쳐 회로(5)가 설치되어 있다. 또한, 테스트 디바이스 DUT에는 시그니쳐 회로가 설치되어 있다. 이에 의해, 다수개의 반도체 집적 회로 장치를 일괄하여 고정밀도로 테스트할 수 있어, 테스트 비용을 대폭 삭감한다.
메모리 테스트 장치, 인터페이스 회로, 모드 레지스터, 패턴 발생기, 시그니쳐 회로

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