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21. 发明公开

KR1020110121938A 수직 채널형 비휘발성 메모리 장치 제조방법 无效
标题翻译：用于制造垂直通道型非易失性存储器件的方法
公开(公告)号：KR1020110121938A
公开(公告)日：2011-11-09
申请号：KR1020100041462
申请日：2010-05-03
申请人： 에스케이하이닉스 주식회사
发明人： 김범용 , 주문식 , 이기홍
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/11582 , H01L21/28185 , H01L21/823487 , H01L27/11578 , H01L27/2436 , H01L29/7926
摘要： PURPOSE: A vertical channel type nonvolatile memory apparatus and a manufacturing method thereof are provided to reduce the number of crystal grain systems within a poly-silicon channel film, thereby increasing charge mobility in the poly-silicon channel film. CONSTITUTION: A lamination film(201) in which an interlayer insulating film and gate conductive film are alternatively laminated in multiple times is arranged on a substrate. An open region in which the substrate is exposed by selectively etching the lamination film is arranged. A memory film is arranged in a lateral wall of the open region. A poly-silicon film(26) for channels is arranged in order to bury the open region. An anneal process with respect to the poly-silicon film for channels is performed. A poly-silicon channel film(26A) is arranged on the memory film in the lateral wall of the open region by selectively etching the poly-silicon film for channels.
摘要翻译：目的：提供一种垂直沟道型非易失性存储装置及其制造方法，以减少多晶硅沟道膜内的晶粒系数，从而提高多晶硅沟道膜中的电荷迁移率。构成：将层间绝缘膜和栅极导电膜交替叠层多次的层叠膜（201）配置在基板上。布置通过选择性地蚀刻层压膜而露出基板的开放区域。记忆膜布置在开放区域的侧壁中。布置用于通道的多晶硅膜（26）以埋入开放区域。执行相对于通道的多晶硅膜的退火处理。通过选择性地蚀刻通道用多晶硅膜，将多晶硅沟道膜（26A）布置在开放区域的侧壁的记忆膜上。

22. 发明公开

KR1020110026277A 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법 有权
标题翻译： 3D非易失存储器件及其制造方法
公开(公告)号：KR1020110026277A
公开(公告)日：2011-03-15
申请号：KR1020090084104
申请日：2009-09-07
申请人： 에스케이하이닉스 주식회사
发明人： 최원준 , 주문식 , 이기홍 , 김범용 , 조준열 , 이영욱
IPC分类号： H01L27/115
CPC分类号： G11C16/0466 , H01L27/11551 , H01L27/11556 , H01L27/11578 , H01L29/66825 , H01L29/66833 , H01L29/785 , H01L29/7881 , H01L29/792 , H01L29/7926 , H01L27/0688
摘要： PURPOSE: A 3D-nonvolatile memory device and method for fabricating the same are provided to improve the uniformity of channel width by forming a plurality of memory cells through a channel which is formed by laminating a channel film. CONSTITUTION: In a 3D-nonvolatile memory device and method for fabricating the same, a channel structure comprises a plurality of channel films and an inter-layer insulating film(21). A plurality of channel structures are extended in a first direction. A plurality of word lines are extended along the front side of the channel structure in a second direction crossing the first direction. A plurality of row selection lines(RSL) are connected to a plurality of channel films which are included in the channel structures. A plurality of column select lines(CSL) are connected to the channel structures, respectively.
摘要翻译：目的：提供一种用于制造3D非易失性存储器件及其制造方法，通过通过层叠通道膜形成的通道形成多个存储单元来提高沟道宽度的均匀性。构成：在一种3D非易失性存储器件及其制造方法中，沟道结构包括多个沟道膜和层间绝缘膜（21）。多个通道结构在第一方向上延伸。多个字线沿着与第一方向交叉的第二方向沿通道结构的前侧延伸。多个行选择线（RSL）连接到包括在通道结构中的多个通道膜。多个列选择线（CSL）分别连接到信道结构。

23. 发明授权

KR101925448B1 가변 저항 메모리 장치 및 그 제조 방법 有权
公开(公告)号：KR101925448B1
公开(公告)日：2018-12-05
申请号：KR1020120147366
申请日：2012-12-17
申请人： 에스케이하이닉스 주식회사
发明人： 이기정 , 김범용 , 김완기 , 박우영
IPC分类号： H01L21/8247 , H01L27/115
摘要： 가변 저항 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 전극 상에 산소부족형 제1 금속 산화물층을 형성하는 단계; 상기 제1 금속 산화물층 상에 산소리치형 제2 금속 산화물층을 형성하는 단계; 상기 제1 및 제2 금속 산화물층에 대해 수소를 포함하는 플라즈마로 처리하는 단계; 산소리치형 제3 금속 산화물층을 형성하는 단계; 및 상기 제3 금속 산화물층 상에 제2 전극을 형성하는 단계를 포함한다.

24. 发明授权

KR101889469B1 고유전층 및 금속게이트를 갖는 반도체장치, ＣＭＯＳ 회로 및 그 제조 방법 有权
公开(公告)号：KR101889469B1
公开(公告)日：2018-08-21
申请号：KR1020110111825
申请日：2011-10-31
申请人： 에스케이하이닉스 주식회사
发明人： 지연혁 , 김범용 , 이승미
IPC分类号： H01L29/78 , H01L27/092
CPC分类号： H01L21/823842 , H01L21/02148 , H01L21/02274 , H01L21/02532 , H01L21/02576 , H01L21/02579 , H01L21/28202 , H01L21/28247 , H01L21/823807 , H01L21/823828 , H01L29/495 , H01L29/4966 , H01L29/513 , H01L29/518
摘要： 본기술은 CMOS 집적공정시 NMOS의문턱전압과 PMOS의문턱전압을독립적으로조정할수 있는반도체장치및 그제조방법에관한것으로, 본기술의반도체장치는기판상에분리되어형성되며각각게이트유전층, 상기게이트유전층상의금속층, 상기금속층상의캡핑층으로이루어진 NMOS 게이트적층체와 PMOS 게이트적층체; 상기 PMOS 게이트적층체아래의 P형채널에함유되어상기 PMOS의문턱전압을조절하는복수의저마늄; 및상기 NMOS 게이트적층체의금속층과캡핑층간계면에형성되어상기 NMOS의문턱전압을조절하는복수의비소를포함하며, 비소는 NMOS의문턱전압을감소시키고, 저마늄은 PMOS의문턱전압을감소시킨다.

25. 发明公开

KR1020160075176A 전자 장치 审中-实审
标题翻译：电子设备
公开(公告)号：KR1020160075176A
公开(公告)日：2016-06-29
申请号：KR1020140184838
申请日：2014-12-19
申请人： 에스케이하이닉스 주식회사
发明人： 김범용
IPC分类号： H01L27/115 , G06F9/06
CPC分类号： H01L45/1253 , G11C13/0002 , G11C2213/35 , G11C2213/52 , G11C2213/77 , H01L27/2409 , H01L27/2436 , H01L45/04 , H01L27/11507 , G06F9/06
摘要： 본발명의실시예들이해결하려는과제는, 스위칭특성및 신뢰성이우수한스위칭소자를포함하는전자장치를제공하는것이다. 상기과제를해결하기위한본 발명의일 실시예에따른전자장치는, 반도체메모리를포함하는전자장치로서, 상기반도체메모리는, 제1탄소전극; 제2탄소전극; 상기제1 및제2탄소전극사이에개재된스위칭층; 제3탄소전극; 및상기제2 및제3탄소전극사이에개재된질화물을포함하는가변저항층을포함할수 있다. 상술한본 발명의실시예들에의한반도체메모리를포함하는전자장치에의하면, 스위칭특성및 신뢰성이우수한스위칭소자를제공할수 있다.
摘要翻译：本发明的实施例提供一种包括具有优异的开关特性和可靠性的开关装置的电子装置。为了实现该目的，根据本发明的实施例，电子设备包括半导体存储器。半导体存储器可以包括：第一碳电极; 第二碳电极; 介于所述第一碳电极和所述第二碳电极之间的开关层; 第三碳电极; 以及包含介于所述第二碳电极和所述第三碳电极之间的氮化物的可变电阻层。根据本发明的实施例，包括半导体存储器的电子设备可以提供具有优异的开关特性和可靠性的开关器件。

26. 发明公开

KR1020150056154A 전자 장치 및 그 제조 방법 审中-实审
标题翻译：电子设备及其制造方法
公开(公告)号：KR1020150056154A
公开(公告)日：2015-05-26
申请号：KR1020130138784
申请日：2013-11-15
申请人： 에스케이하이닉스 주식회사
发明人： 김범용
IPC分类号： H01L27/115
CPC分类号： G11C13/0007 , G11C13/0021 , G11C2213/31 , G11C2213/33 , G11C2213/77 , H01L27/2463 , H01L45/08 , H01L45/1233 , H01L45/146 , H01L45/147 , H01L27/11507
摘要： 전자장치및 그제조방법이제공된다. 본발명의일 실시예에따른전자장치는, 반도체메모리를포함하는전자장치로서, 상기반도체메모리는, 제1 방향으로연장하는제1 배선; 상기제1 방향과교차하는제2 방향으로연장하는제2 배선; 상기제1 배선과상기제2 배선의사이에서상기제1 배선과상기제2 배선의교차영역에배치되는실리콘첨가금속산화물층; 상기제1 배선과상기제2 배선의사이에서상기제1 배선과중첩하면서상기제1 방향을따라상기실리콘첨가금속산화물층과번갈아배열되는금속산화물층; 및상기제1 배선과상기제2 배선의사이에서상기제2 배선과중첩하면서상기제2 방향을따라상기실리콘첨가금속산화물층과번갈아배열되는실리콘산화물층을포함할수 있다.
摘要翻译：提供电子装置及其制造方法。根据本发明的一个实施例的电子设备包括半导体存储器。半导体存储器包括沿第一方向延伸的第一线，沿着第一方向沿第二方向延伸的第二线;布置在第一线和第二线的交叉处的硅添加金属氧化物层在第一线和第二线之间的金属氧化物层与第一线和第二线之间的第一线重叠，并且与第一方向上的硅添加金属氧化物层交替布置，并且与第二线的重叠的氧化硅层在第一线和第二线之间的第二线，并且在第二方向上交替地布置有硅添加金属氧化物层。

27. 发明公开

KR1020130106164A 게이트절연층 형성 방법 및 반도체장치 제조 방법 审中-实审
标题翻译：制造绝缘层的方法和制造半导体器件的方法
公开(公告)号：KR1020130106164A
公开(公告)日：2013-09-27
申请号：KR1020120027843
申请日：2012-03-19
申请人： 에스케이하이닉스 주식회사
发明人： 이승미 , 지연혁 , 김범용 , 전봉석
IPC分类号： H01L21/336 , H01L21/265 , H01L29/78
CPC分类号： H01L29/78 , H01L21/26506 , H01L21/823462 , H01L21/823807 , H01L29/1054 , H01L29/49 , H01L29/51 , H01L29/66651 , H01L29/7833
摘要： PURPOSE: A method for forming a gate insulation layer and a method for manufacturing a semiconductor device are provided to generate a uniform threshold voltage by forming a rich germanium region on the surface of a channel region. CONSTITUTION: Germanium is implanted into a single crystal silicon-containing substrate (21). A device isolation region (22) is formed on the single crystal silicon-containing substrate. Gate oxide is formed on the surface of the single crystal silicon-containing substrate. A rich germanium region is formed under the gate oxide. The germanium oxide is crystallized by an annealing process.
摘要翻译：目的：提供一种用于形成栅极绝缘层的方法和用于制造半导体器件的方法，以通过在沟道区域的表面上形成富锗区域来产生均匀的阈值电压。构成：将锗注入单晶含硅衬底（21）中。在单晶含硅衬底上形成器件隔离区（22）。在单晶含硅衬底的表面上形成栅极氧化物。在栅极氧化物下形成富锗区。氧化锗通过退火工艺结晶。

28. 发明公开

KR1020130106151A 고종횡비 캐패시터 제조 방법 无效
标题翻译：高比例电容器制作方法
公开(公告)号：KR1020130106151A
公开(公告)日：2013-09-27
申请号：KR1020120027823
申请日：2012-03-19
申请人： 에스케이하이닉스 주식회사
发明人： 김범용 , 이기정 , 지연혁 , 이승미 , 구재형 , 도관우 , 박경웅 , 안지훈 , 박우영
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L28/91 , H01L27/10852
摘要： PURPOSE: A method for manufacturing a capacitor with a high aspect ratio is provided to improve an etching rate by preventing not-open and a sloped profile. CONSTITUTION: A first silicon layer (25) is formed on a semiconductor substrate (21). A second silicon layer (26) is formed on the first silicon layer. An open part is formed by etching the first silicon layer and the second silicon layer. A storage node is formed on the open part. The first silicon layer and the second silicon layer are removed.
摘要翻译：目的：提供一种制造具有高纵横比的电容器的方法，以通过防止不开放和倾斜的轮廓来提高蚀刻速率。构成：在半导体衬底（21）上形成第一硅层（25）。在第一硅层上形成第二硅层（26）。通过蚀刻第一硅层和第二硅层形成开放部分。存储节点形成在开放部分上。去除第一硅层和第二硅层。

29. 发明公开

KR1020130075348A 매립비트라인을 구비한 반도체장치 및 그 제조 방법 无效
标题翻译：具有双绞线并制造它的半导体器件
公开(公告)号：KR1020130075348A
公开(公告)日：2013-07-05
申请号：KR1020110143684
申请日：2011-12-27
申请人： 에스케이하이닉스 주식회사
发明人： 지연혁 , 도관우 , 김범용 , 이승미 , 박우영
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L27/10808 , H01L21/2018 , H01L27/10873 , H01L27/10885 , H01L29/66666 , H01L29/7827 , H01L29/66712
摘要： PURPOSE: A semiconductor device including a buried bit line and a manufacturing method thereof are provided to reduce capacitance between adjacent buried bit lines by forming the buried bit line on the lower side of a pillar. CONSTITUTION: A buried bit line (103) is formed on a semiconductor substrate (101). An insulation layer (102) is interposed between the buried bit line and the semiconductor substrate. A pillar (104) is formed on the buried bit line. The pillar includes a first source and drain region (105), a second source and drain region (106), and a vertical channel region. The first source and drain region, the vertical channel region, and the second source and drain region are vertically connected to each other. A word line (107) is vertically formed on the sidewall of the pillar.
摘要翻译：目的：提供包括掩埋位线的半导体器件及其制造方法，以通过在柱体的下侧形成掩埋位线来减小相邻掩埋位线之间的电容。构成：在半导体衬底（101）上形成掩埋位线（103）。绝缘层（102）介于掩埋位线和半导体衬底之间。在掩埋位线上形成有支柱（104）。该柱包括第一源极和漏极区域（105），第二源极和漏极区域（106）以及垂直沟道区域。第一源极和漏极区域，垂直沟道区域以及第二源极和漏极区域彼此垂直连接。字线（107）垂直地形成在柱的侧壁上。

30. 发明公开

KR1020120126743A 가변 저항 메모리 장치의 제조 방법 无效
标题翻译：制造电阻可变存储器件的方法
公开(公告)号：KR1020120126743A
公开(公告)日：2012-11-21
申请号：KR1020110044770
申请日：2011-05-12
申请人： 에스케이하이닉스 주식회사
发明人： 김범용 , 이기홍
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L45/1233 , H01L27/2409 , H01L27/2481 , H01L45/04 , H01L45/144 , H01L45/146 , H01L45/147 , H01L45/16 , H01L45/143
摘要： PURPOSE: A method for manufacturing a variable resistance memory device is provided to shorten process time by completing the formation of a diode of all stacks with one microwave annealing process regardless of the number of stacks. CONSTITUTION: A first wire(210) is formed on a substrate which has a predetermined bottom structure. A second wire(240) is separately formed with the first wire on the upper side of the first wire as a predetermined interval. A first diode(220) performs as a selection element of a corresponding cell. The first diode comprises a bottom N type semiconductor layer(220A), a top N type semiconductor layer(220C), and p-type semiconductor layer(220B). A first resistance body(230) stores data in the corresponding cell.
摘要翻译：目的：提供一种用于制造可变电阻存储器件的方法，通过完成用一个微波退火工艺形成所有堆叠的二极管来缩短处理时间，而不管堆叠数量。构成：第一线（210）形成在具有预定底部结构的衬底上。第一线（240）以第一线的上侧与第一线分开形成为预定间隔。第一二极管（220）作为相应单元的选择元件执行。第一二极管包括底部N型半导体层（220A），顶部N型半导体层（220C）和p型半导体层（220B）。第一电阻体（230）将数据存储在相应的单元中。

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