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11. 发明公开

KR1020010005597A 로트에 의거하지 않은 집적 회로 제조 방법 失效
标题翻译：制造不基于批次的集成电路的方法
公开(公告)号：KR1020010005597A
公开(公告)日：2001-01-15
申请号：KR1019997008661
申请日：1998-03-24
申请人： 마이크론 테크놀로지 인코포레이티드
发明人： 존스마크.엘. , 바네트그레고리에이.
IPC分类号： G06F19/00 , H01L21/02
CPC分类号： G05B19/128 , G01R31/31718 , G05B2219/31296 , G05B2219/45026 , G06F11/006 , H01L27/0207 , H01L2223/5444 , Y02P90/10
摘要： 고유의퓨즈식별(IC)을각각갖는타입의집적회로(IC)의연속적이며로트에의거하지않은제조방법(30)은각각의상기 IC 디바이스의퓨즈 ID를판독하는단계와, 실질적으로연속적인방식으로단계(32)를통하여상기 IC 디바이스의다수의로트를진행시키는단계와, 상기공정의상기단계(32)를통하여각각의 IC 디바이스의진행과관련된검사데이터를발생하는단계와, 각각의 IC 디바이스에대해발생된데이터를 IC 디바이스가상기공정의상기단계를통해트랙되도록하는관련 IC 디바이스의퓨즈 ID와관련시키는단계를포함한다.
摘要翻译：各自具有其自身的熔丝标识（IC）的类型的集成电路（IC）的连续，无批量制造方法（30）包括读取每个所述IC器件的熔丝ID，通过步骤（32）推进多个批次的IC设备;通过所述过程的步骤（32）产生与每个IC设备的进展有关的测试数据; 利用相关IC器件的熔丝ID使IC器件跟踪该过程的这一步骤。

12. 发明授权

KR101582223B1 미스얼라인 측정용 구조물 및 이를 이용한 패턴의 미스얼라인 측정방법 有权
标题翻译：检查方法检测结构和检测方法使用相同的图案错误校准
公开(公告)号：KR101582223B1
公开(公告)日：2016-01-04
申请号：KR1020090009126
申请日：2009-02-05
申请人： 삼성전자주식회사
发明人： 김완섭
IPC分类号： H01L21/027 , H01L21/66
CPC分类号： H01L22/34 , H01L2223/5444 , H01L2924/0002 , H01L2924/19041 , H01L2924/00
摘要： 미스얼라인측정용구조물및 패턴의미스얼라인측정방법에관한것으로서미스얼라인측정구조물은제1 미스얼라인측정배선및 제2 미스얼라인측정배선을포함한다. 제1 미스얼라인측정배선은 X축방향으로배열된제1 하부패턴, 제1 하부패턴과오버랩되면서그 일단또는그 일측이 Y축의제1 방향으로치우쳐위치한제1 상부패턴을포함한다. 제2 미스얼라인측정배선은 X축방향으로배열된제2 하부패턴, 제2 하부패턴과오버랩되면서그 일단또는그 일측이상기제1 방향과반대되는제2 방향으로치우쳐위치한제2 상부패턴을포함한다. 반도체소자에적용되는도전성패턴의미스얼라인정도를보다용이하게측정할수 있다.

13. 发明公开

KR1020120090955A 스택킹용으로 적합된 집적 회로의 인터럽트된 쓰루-실리콘-비어 이용 방법 无效
标题翻译：在采用适用于堆叠的集成电路中使用中断Si-VIAS
公开(公告)号：KR1020120090955A
公开(公告)日：2012-08-17
申请号：KR1020127005467
申请日：2010-08-27
申请人： 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
发明人： 길링햄,피터비.
IPC分类号： H01L23/488 , H01L23/50
CPC分类号： H01L25/0657 , G11C5/02 , G11C5/06 , H01L21/02697 , H01L21/82 , H01L23/481 , H01L23/5286 , H01L23/544 , H01L24/03 , H01L24/16 , H01L2223/54433 , H01L2223/5444 , H01L2224/0401 , H01L2224/06181 , H01L2225/06513 , H01L2225/0652 , H01L2225/06527 , H01L2225/06541 , H01L2225/06548 , H01L2225/06562 , H01L2924/01055 , H01L2924/01078 , H01L2924/14 , H03K17/00 , H01L2924/00
摘要： 상호 연결된 집적 회로(IC)들의 스택에서의 사용을 위해 적합된 IC에 있어서, 인터럽트된 쓰루-실리콘-비어(TSV)들이 인터럽트되지 않은 TSV들에 추가로 제공되어 있다. 인터럽트된 TSV는 스택의 IC들 사이에 공통의 나란한 경로들과는 다른 신호 경로들을 제공한다. 이것은, IC 식별 스킴 및 다른 기능성들이, 스택의 교호의 IC들의 각을 이룬 회전을 요구하지 않고, TSV들을 이용하여 구현될 수 있게 한다.

14. 发明公开

KR1020100094504A 상부 금속층을 이용하는 칩 식별 无效
标题翻译：使用顶部金属层的芯片识别
公开(公告)号：KR1020100094504A
公开(公告)日：2010-08-26
申请号：KR1020107012659
申请日：2007-12-10
申请人： 에이저 시스템즈 엘엘시
发明人： 체크조셉제이. , 해리스에드워드비. , 만츠라일케이.,2세 , 카이저리차드알. , 리스패트리샤제이.
IPC分类号： H01L23/544 , H01L23/48
CPC分类号： H01L24/06 , H01L23/544 , H01L2223/54406 , H01L2223/54413 , H01L2223/5442 , H01L2223/54433 , H01L2223/5444 , H01L2224/05624 , H01L2924/01013 , H01L2924/01014 , H01L2924/0102 , H01L2924/01033 , H01L2924/14 , H01L2924/00014
摘要： 집적 회로(IC) 구조는 IC 식별 정보 및 복수의 교호하는 금속층들과 그 위의 비아층들을 포함하는 복수의 메모리 비트들을 갖는 반도체 기판을 포함한다. IC 구조는 금속층들의 상부의 층 위에 형성된 결합 패드층을 포함한다. 결합 패드층은 금속 및 비아층들을 통해 복수의 메모리 비트들의 각각의 메모리 비트들에 접속된 복수의 핀들을 포함하고, 적어도 하나의 제 1 패드는 보다 높은 전원 전압 레일에 접속되고, 적어도 하나의 제 2 패드는 보다 낮은 전압 전원 레일에 접속된다. 결합 패드층은 복수의 회로 세그먼트들을 가지며, 그 각각이 그 핀들에 대응하는 메모리 비트에 IC 식별 정보를 프로그래밍하기 위해 적어도 하나의 제 1 패드 또는 적어도 하나의 제 2 패드에 복수의 핀들의 각각의 핀을 접속시킨다.

15. 发明授权

KR100934918B1 식별 코드를 갖는 반도체 칩, 그 칩의 제조 방법, 및반도체 칩 관리 시스템 失效
标题翻译：具有识别码的半导体芯片，芯片和半导体芯片管理系统的制造方法
公开(公告)号：KR100934918B1
公开(公告)日：2010-01-06
申请号：KR1020077015778
申请日：2005-12-12
申请人： 도쿄엘렉트론가부시키가이샤 , 가부시키가이샤 스크린 홀딩스
发明人： 하야시히로아키 , 이나나미료이치 , 기시모토가츠미
IPC分类号： H01L21/02
CPC分类号： H01L23/544 , H01L2223/54433 , H01L2223/5444 , H01L2223/5448 , H01L2924/0002 , H01L2924/00
摘要： 전기적 식별 코드와 광학적 식별 코드를 이용하는 반도체 칩이 제공되며, 이 양 코드는 항상 서로 일대일 대응관계가 되도록 동일 공정으로 형성된다. 전기 판독 가능한 식별 코드와 연관된 광 판독 가능한 배선 패턴은 반도체 칩의 정상층 상에 또는 그 정상층으로부터 광학적으로 식별 가능한 층 상에 형성되며, 광학적 식별 코드로서 이용된다. 이에, 식별 코드를 전기적으로 저장하는 메모리 소자들의 배선의 일부인 광 판독 가능한 배선 패턴을 각 메모리 소자의 출력인 1 또는 0으로서 설정된 배선 형태들의 조합으로 구성하는 방식의 반도체 칩이 제공된다.

16. 发明授权

KR100856438B1 싱글·칩 반도체 집적회로 장치의 제조방법, 프로그램디버그 방법, 마이크로 컨트롤러의 제조방법 有权
标题翻译：单芯片半导体集成电路器件的制造方法，微控制器的程序调试方法及制造方法
公开(公告)号：KR100856438B1
公开(公告)日：2008-09-04
申请号：KR1020070055381
申请日：2007-06-07
申请人： 미쓰미덴기가부시기가이샤
发明人： 야노고지 , 세가와도모키
IPC分类号： H01L25/065 , H01L25/07 , H01L25/18
CPC分类号： H01L27/0207 , H01L23/49575 , H01L23/50 , H01L24/48 , H01L24/49 , H01L25/0657 , H01L27/105 , H01L27/112 , H01L27/11293 , H01L2223/5444 , H01L2224/05554 , H01L2224/05599 , H01L2224/16 , H01L2224/32145 , H01L2224/451 , H01L2224/48091 , H01L2224/48137 , H01L2224/48145 , H01L2224/48247 , H01L2224/4911 , H01L2224/49171 , H01L2224/85399 , H01L2225/06506 , H01L2225/0651 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01015 , H01L2924/01033 , H01L2924/01047 , H01L2924/01075 , H01L2924/01082 , H01L2924/014 , H01L2924/10161 , H01L2924/10162 , H01L2924/1306 , H01L2924/13091 , H01L2924/14 , H01L2924/181 , H01L2924/00 , H01L2224/45015 , H01L2924/207 , H01L2924/00012 , H01L2224/45099
摘要： 단시간에 마스크 ROM을 구비한 싱글·칩의 반도체 집적회로 장치를 제조하는 것.
제 1 마스크 ROM(11)을 갖는 제 1 반도체 집적회로 기판(10)과 프로그래머블 ROM(15)이 탑재된 제 1 반도체 집적회로 장치(20)의 상태에서, 그 프로그래머블 ROM(15)을 사용하여 결정된 최종적인 프로그램을 제 1 반도체 집적회로 기판(10)과 실질적으로 동일 구성의 제 2 반도체 집적회로 기판의 제 2 마스크 ROM에 기억시킴으로써, 최종 제품으로서의 제 2 반도체 집적회로 장치를 제조한다.
마스크 ROM, 내부 버스, 싱글·칩 반도체 집적회로, 금속 배선, 프로그래머블 ROM, 반도체 패키지, 마이크로 컨트롤러,, 프로그램 디버그 방법

17. 发明公开

KR1020080028794A 집적 회로 및 그 제조 방법 有权
标题翻译：识别和/或编程集成电路的方法
公开(公告)号：KR1020080028794A
公开(公告)日：2008-04-01
申请号：KR1020070096329
申请日：2007-09-21
申请人： 에이저 시스템즈 엘엘시
发明人： 해리스에드워드비
IPC分类号： H01L23/48 , H01L21/60
CPC分类号： H01L23/525 , H01L23/544 , H01L24/11 , H01L2223/54433 , H01L2223/5444 , H01L2924/14 , H01L2924/00
摘要： An integrated circuit and a method for manufacturing the same are provided to identify or program the same by using a simple and inexpensive method. A semiconductor substrate is provided. A plurality of active devices are formed on the semiconductor substrate. A plurality of metallization levels are formed on the active device. The metallization levels are connected to a part of the active devices to form a programmable circuit and include a bond level. A programming pad is formed on the bond level. The programmable circuit is connected to the programming pad by a wiring. Two or more programming pads are connected selectively to each other. A protective coating layer is formed on the programming pad.
摘要翻译：提供一种集成电路及其制造方法，以通过简单且便宜的方法识别或编程集成电路。提供半导体衬底。多个有源器件形成在半导体衬底上。在有源器件上形成多个金属化电平。金属化电平连接到有源器件的一部分以形成可编程电路并且包括接合电平。在键级上形成编程板。可编程电路通过接线连接到编程板。两个或更多个编程焊盘彼此有选择地连接。在编程板上形成保护涂层。

18. 发明授权

KR100752809B1 집적 회로 및 그 제조 방법 失效
标题翻译：集成电路及其制造方法
公开(公告)号：KR100752809B1
公开(公告)日：2007-08-29
申请号：KR1020000074189
申请日：2000-12-07
申请人： 인피니언 테크놀로지스 아게
发明人： 마뇨키,촐탄
IPC分类号： H01L21/027
CPC分类号： H01L22/34 , G03F1/00 , H01L2223/5444 , H01L2924/0002 , H01L2924/3011 , H01L2924/00
摘要： 본 발명은 노광 마스크(MSKi)를 이용해서 다수의 와이어링 평면(M1, M2, P)에 형성된 제 1 구조물(S1)을 포함하는 집적 회로(IC)에 관한 것으로서, 상기 제 1 구조물(S1)은 회로의 사용자가 요구하는 기능을 구현하기 위해 사용된다. 또한 상기 집적 회로(IC)는 노광 마스크(MSKi)를 이용해서 다수의 와이어링 평면에 형성된 제 2 구조물(S2)을 포함하며, 상기 제 2 구조물(S2)은 정해진 기능을 위해 사용되지 않고 사용된 노광 마스크들이 공통 마스크 세트(MSKS)에 속하는지를 검사하는데 사용된다.

19. 发明公开

KR1020060082500A 개별 칩들의 디바이스 정보를 직접 판독할 수 있는시그너처 식별 장치를 갖는 멀티 칩 패키지 失效
标题翻译：具有签名识别手段的多芯片包装用于直接读取设备的信息
公开(公告)号：KR1020060082500A
公开(公告)日：2006-07-19
申请号：KR1020050002876
申请日：2005-01-12
申请人： 삼성전자주식회사
发明人： 권기록
IPC分类号： G11C16/02 , G06F12/06 , G11C17/14
CPC分类号： H01L23/544 , H01L2223/5444 , H01L2924/0002 , H01L2924/00
摘要： 본 발명은 개별 칩들의 디바이스 정보를 직접 판독할 수 있는 시그너처 식별 장치를 갖는 멀티 칩 패키지에 대하여 개시된다. 본 발명의 멀티 칩 패키지는 제1 반도체 칩과 제2 반도체 칩을 포함한다. 제1 반도체 칩은 전원 전압과 어드레스 신호 사이에 연결되고 제1 제어 신호에 응답하여 인에이블되는 제1 시그너처 식별 장치를 포함하고, 제2 반도체 칩은 전원 전압과 어드레스 신호 사이에 연결되고 제2 제어 신호에 응답하여 인에이블되는 제2 시그너처 식별 장치를 포함한다. 본 발명의 멀티 칩 패키지는 개별 칩들의 디바이스 정보를 판독하는 시그너처 식별 장치들이 제어 신호들에 응답하여 각각 인에이블되기 때문에, 해당 칩의 디바이스 정보를 직접 판독할 수 있다.
멀티 칩 패키지, 시그너처 식별 장치, 제어 신호

20. 发明公开

KR1020060041760A 반도체 장치 失效
标题翻译：半导体器件
公开(公告)号：KR1020060041760A
公开(公告)日：2006-05-12
申请号：KR1020050010715
申请日：2005-02-04
申请人： 후지쯔 가부시끼가이샤
发明人： 요시다데쯔야 , 고이께요시히꼬
IPC分类号： H01L27/04
CPC分类号： H01L23/544 , H01L27/11213 , H01L2223/5444 , H01L2924/0002 , H01L2924/00
摘要： 본 발명은 논리 수정이나 특성 개선 등을 위해서 배선이나 비어홀의 패턴이 변형된 층과 동일한 층의 배선이나 비어홀의 패턴을 변경함으로써, 칩 정보를 변경하는 것을 그 해결 과제로 하고 있다.
제1 층째의 배선층의 제1 배선부(21p)를 개시단(20)으로 하고, 이 개시단(20)을 접지 전위(VSS)에 접속한다. 제1 배선부(21p)와 제2 층째의 배선층의 제2 배선부(22p)를 제1 접속부(31p)에서 접속한다. 제2 배선부(22p)와 제3 층째의 배선층의 제3 배선부(23p)를 제2 접속부(32p)에서 접속한다. 제3 배선부(23p)와 연속해서 제4 배선부(24p)와 제2 층째의 배선층의 제5 배선부(25p)를 제3 접속부(33p)에서 접속한다. 제5 배선부(25p)와 제1 층째의 배선층의 제6 배선부(26p)를 제4 접속부(34p)에서 접속한다. 이와 같은 산 모양의 도전 경로를 연결하고, 개시단(20)에서 출력단(39)까지 연속해서 접속된 도전 경로(100)를 형성한다.
반도체 장치, 칩코드 작성 유닛, 마스크 패턴, 도전 경로
摘要翻译：本发明旨在通过改变与布线或通孔图案被修改的层相同的层中的布线和通孔的图案以改变逻辑校正或特性，来改变芯片信息的问题。

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