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    • 2. 发明专利
      JP2007150865A Phase adjustment circuit 有权
    • Phase adjustment circuit
    • 相位调整电路
    • JP2007150865A
    • 2007-06-14
    • JP2005344218
    • 2005-11-29
    • Matsushita Electric Ind Co Ltd , 松下電器産業株式会社
    • MICHIMASA SHIRO , SAKIYAMA SHIRO , TOKUNAGA YUSUKE , WATANABE SEIJI , KOSHIDA HIROSHI
    • H03K5/04
    • H03K5/13 , H03K5/15013 , H03K2005/00052 , H03K2005/00273
    • PROBLEM TO BE SOLVED: To provide a phase adjustment circuit for compensating the phases of a plurality of inputted signals and improving the monotonous increase of the phase of the signals. SOLUTION: The phase adjustment circuit is provided with first - n-th biphase adjustment circuits (10). Each biphase adjustment circuit (10) comprises: a first logic circuit (105) for computing the logical OR of inputted two signals; a second logical circuit (107) for computing logical AND; a first delay circuit (108) with a signal delay amount equivalent to that of the second logical circuit (107) for delaying the output signals of the first logical circuit (105); and a second delay circuit (106) with a signal delay amount equivalent to that of the first logical circuit (105) for delaying the output signals of the second logical circuit (107). In this case, the output signals of the two biphase adjustment circuits (10) become the input signals of the biphase adjustment circuit (10) of the next stage. COPYRIGHT: (C)2007,JPO&INPIT
    • 要解决的问题：提供一种相位调整电路，用于补偿多个输入信号的相位并改善信号相位的单调增加。

      解决方案：相位调整电路配备有第n〜n个双相调节电路（10）。 每个双相调节电路（10）包括：用于计算输入的两个信号的逻辑或的第一逻辑电路（105） 用于计算逻辑与的第二逻辑电路（107） 具有等于​​第二逻辑电路（107）的信号延迟量的第一延迟电路（108），用于延迟第一逻辑电路（105）的输出信号; 以及具有与第一逻辑电路（105）相当的信号延迟量的第二延迟电路（106），用于延迟第二逻辑电路（107）的输出信号。 在这种情况下，两个双相调节电路（10）的输出信号成为下一级的双相调节电路（10）的输入信号。 版权所有（C）2007，JPO＆INPIT

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    • 3. 发明专利
      JP2005051673A Delay circuit and delay lock loop device 有权
    • Delay circuit and delay lock loop device
    • 延迟电路和延迟锁定装置
    • JP2005051673A
    • 2005-02-24
    • JP2003283709
    • 2003-07-31
    • Elpida Memory Inc , エルピーダメモリ株式会社
    • TAKAI YASUHIRO , KOBAYASHI KATSUTARO
    • G06F1/10 , G11C11/407 , G11C11/4076 , H03K5/04 , H03K5/13 , H03L7/081 , H03L7/087
    • H03K5/133 , H03K5/135 , H03K2005/00058 , H03K2005/00241 , H03K2005/00247 , H03K2005/00273 , H03L7/0814 , H03L7/087
    • PROBLEM TO BE SOLVED: To provide a device for realizing low jitter and a small area of a DLL (delay lock loop). SOLUTION: This device is provided with: a first delay circuit series having a plurality of stages of delay units 101 to 110; a second delay circuit series having a plurality of stages of delay units 111 to 121; and a plurality of transfer circuits 131 to 141 provided corresponding to each step of the first delay circuit series and controlling the transfer of an output of each stage of the first delay circuit series to a corresponding stage of the second delay circuit series on the basis of each inputted control signal. The delay units 101 to 110 of each stage of the first delay circuit series inversely output an input signal. Delay units of each stage of the second delay circuit series includes a logic circuit for inputting an output of the transfer circuits corresponding to the delay units and an output of delay units of a preceding stage of the delay units and outputting an output signal to a post stage, and independently selects a propagation path of a leading edge and trailing edge of an inputted signal to thereby make a duty factor variable. COPYRIGHT: (C)2005,JPO&NCIPI
    • 要解决的问题：提供用于实现低抖动和小面积DLL（延迟锁定环）的设备。 解决方案：该装置具有：具有多级延迟单元101至110的第一延迟电路系列; 具有多级延迟单元111至121的第二延迟电路系列; 以及与第一延迟电路系列的每个步骤相对应地设置的多个传送电路131至141，并且基于第一延迟电路系列的相应级控制第一延迟电路系列的每一级的输出的传送到第二延迟电路系列的相应级 每个输入控制信号。 第一延迟电路系列的各级的延迟单元101至110反相输出输入信号。 第二延迟电路系列的每个级的延迟单元包括用于输入与延迟单元相对应的传送电路的输出的逻辑电路和延迟单元的前一级的延迟单元的输出，并将输出信号输出到一个位 并且独立地选择输入信号的前沿和后沿的传播路径，从而使占空比变化。 版权所有（C）2005，JPO＆NCIPI
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