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1. 发明专利

JP2015008423A 差動レシーバ、それを用いた電子機器、産業機器审中-公开
标题翻译：差分接收器，使用该接收器的电子设备和工业设备
公开(公告)号：JP2015008423A
公开(公告)日：2015-01-15
申请号：JP2013133090
申请日：2013-06-25
申请人：ローム株式会社 , Rohm Co Ltd
发明人： SAITO SHINICHI
IPC分类号： H04L25/02 , H03F3/45 , H03K19/0175
摘要：【課題】コンパレータの入力端において、大きな差動振幅を確保する。【解決手段】コンパレータ10は、第1端子+および第2端子−を有し、第1端子+と第2端子−それぞれの電圧を比較する。第1入力抵抗Ri1は、一端が第1入力端子INPと接続され、他端がコンパレータ10の第1端子+と接続される。第2入力抵抗Ri2は、一端が第2入力端子INNと接続され、他端がコンパレータ10の第2端子−と接続される。第1分圧抵抗Rd1は、一端がコンパレータ10の第1端子と接続され、他端が終端ノード12と接続される。第2分圧抵抗Rd2は、一端がコンパレータ10の第2端子と接続され、他端が終端ノード12と接続される。終端電圧調節部30は、コンパレータ10の第1端子の電圧VIN+と第2端子の電圧VIN−の中点電圧VCOMが基準電圧VREFと一致するように、終端ノード12の終端電圧VTを調節する。【選択図】図2
摘要翻译：要解决的问题：确保比较器的输入端的差分幅度较大。差分接收机包括：具有第一端子+和第二端子的比较器10，并且比较第一端子+和第二端子的相应电压第二个终端第一输入电阻Ri1，其一端连接到第一输入端子INP，另一端连接到比较器10的第一端子+; 第二输入电阻Ri2，其一端连接到比较器10的第二输入端子INN，另一端连接到第二端子; 第一分压电阻Rd1，其一端连接到比较器10的第一端，另一端连接到终端节点12; 第二分压电阻Rd2，其一端连接到比较器10的第二端，另一端连接到终端节点12; 以及端接电压调整部30，其以使得第一端子的电压V与比较器10的第二端子的电压V之间的中点电压V与参考电压V一致的方式调整终端节点12的终端电压V。

2. 发明专利

JP2007088885A Delay circuit and voltage-controlled oscillator employing same 审中-公开
标题翻译：延迟电路和使用其的电压控制振荡器
公开(公告)号：JP2007088885A
公开(公告)日：2007-04-05
申请号：JP2005276003
申请日：2005-09-22
申请人： Rohm Co Ltd , ローム株式会社
发明人： SAITO SHINICHI
IPC分类号： H03K5/13 , H03H11/26 , H03K3/354
摘要： PROBLEM TO BE SOLVED: To provide a delay circuit capable of generating a signal with an excellent waveform. SOLUTION: The gates of first and second PMOS transistors P1, P2 are respectively connected to first and second input terminals 12, 14. The gate of a first NMOS transistor N1 is connected to the first input terminal 12, and the drain is connected to that of the first PMOS transistor P1. The gate of a second NMOS transistor N2 is connected to the second input terminal 14, and the drain is connected to the drain of the second PMOS transistor P2. The gate and the drain of a third NMOS transistor N3 are connected to the drain of the first PMOS transistor P1, and the gate and the drain of a fourth NMOS transistor N4 are connected to the drain of the second PMOS transistor P2. A first current source 20 is connected to the sources of the first and second PMOS transistors P1, P2; and second and third current sources 22, 24 are connected to the sources of the first and fourth NMOS transistors N1, N4. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供能够产生具有优异波形的信号的延迟电路。解决方案：第一和第二PMOS晶体管P1，P2的栅极分别连接到第一和第二输入端子12,14。第一NMOS晶体管N1的栅极连接到第一输入端子12，漏极是连接到第一PMOS晶体管P1的连接。第二NMOS晶体管N2的栅极连接到第二输入端子14，漏极连接到第二PMOS晶体管P2的漏极。第三NMOS晶体管N3的栅极和漏极连接到第一PMOS晶体管P1的漏极，第四NMOS晶体管N4的栅极和漏极连接到第二PMOS晶体管P2的漏极。第一电流源20连接到第一和第二PMOS晶体管P1，P2的源极; 第二和第三电流源22,24连接到第一和第四NMOS晶体管N1，N4的源极。版权所有（C）2007，JPO＆INPIT

3. 发明专利

JP2014045400A Data transmission system, transmission device, reception device, and data transmission/reception method 审中-公开
标题翻译：数据传输系统，传输设备，接收设备和数据传输/接收方法
公开(公告)号：JP2014045400A
公开(公告)日：2014-03-13
申请号：JP2012187294
申请日：2012-08-28
申请人： Rohm Co Ltd , ローム株式会社
发明人： SAITO SHINICHI
IPC分类号： H04L7/04
摘要： PROBLEM TO BE SOLVED: To provide a data transmission system in which tracking characteristics to jitter or frequency change are not deteriorated even when the number of data lanes is reduced.SOLUTION: The data transmission system comprises: a transmission device 20 having a parallel-serial conversion section 22 which converts a parallel data signal into a serial data signal; a data lane D1 which transmits the serial data signal to be outputted; a clock lane C1 which transmits a clock signal for converting the serial data signal into the parallel data signal; a reception device 30 having a serial-parallel conversion section 31 for the serial data signal to be transmitted into the parallel data signal on the basis of the clock signal to be transmitted through the clock lane; and a transmission data conversion section 21 which multiplies frequency of the clock signal with a predetermined multiplication number and adds an identification code to the serial data signal which identifies a break point in data strings according to the multiplication number.
摘要翻译：要解决的问题：提供一种数据传输系统，其中即使减少数据通道的数量，抖动或频率变化的跟踪特性也不会恶化。解决方案：数据传输系统包括：具有并行串行转换部分22，其将并行数据信号转换成串行数据信号; 发送要输出的串行数据信号的数据通道D1; 时钟通道C1，其将用于将串行数据信号转换为并行数据信号的时钟信号; 根据要通过时钟通道发送的时钟信号，具有用于将串行数据信号发送到并行数据信号中的串行 - 并行转换部分31的接收装置30; 以及发送数据转换部分21，其将时钟信号的频率与预定的乘数相乘，并且将识别码添加到根据乘数确定数据串中的断点的串行数据信号。

4. 发明专利

JP2010068565A Circuit and method for controlling charge pump circuit, and power supply circuit utilizing same 有权
标题翻译：用于控制充电泵电路的电路和方法，以及使用电源电路的电源电路
公开(公告)号：JP2010068565A
公开(公告)日：2010-03-25
申请号：JP2008230299
申请日：2008-09-08
申请人： Rohm Co Ltd , ローム株式会社
发明人： SAITO SHINICHI , YAMASHIRO HIROSHI
IPC分类号： H02M3/07
CPC分类号： H02M3/073
摘要： PROBLEM TO BE SOLVED: To suppress fluctuation in output voltage to reduce power consumption.
SOLUTION: A voltage-current conversion circuit 10 includes feedback voltage VFB corresponding to the output voltage Vout of a charge pump circuit 4 with predetermined reference voltage VREF and generates bias current IBO corresponding to the error between them. An oscillator 12 oscillates with a frequency corresponding to the bias current IBO. A buffer 14 supplies gate clock CK1, CK1B to the charge pump circuit 4 and drives it based on a clock signal CK0 biased by the bias current IBO and outputted from the oscillator 12.
COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：抑制输出电压的波动以降低功耗。解决方案：电压电流转换电路10包括对应于具有预定参考电压VREF的电荷泵电路4的输出电压Vout的反馈电压VFB，并产生与它们之间的误差相对应的偏置电流IBO。振荡器12以对应于偏置电流IBO的频率振荡。缓冲器14将栅极时钟CK1，CK1B提供给电荷泵电路4，并根据由偏置电流IBO偏置并从振荡器12输出的时钟信号CK0进行驱动。版权所有（C）2010，JPO＆INPIT

5. 发明专利

JP2007096903A Parallel-serial converter circuit and electronic apparatus using the same 审中-公开
标题翻译：并联型串行转换器电路及使用该电路的电子设备
公开(公告)号：JP2007096903A
公开(公告)日：2007-04-12
申请号：JP2005285088
申请日：2005-09-29
申请人： Rohm Co Ltd , ローム株式会社
发明人： SAITO SHINICHI
IPC分类号： H03M9/00 , H03K3/03
CPC分类号： H03M9/00 , H03K3/0315 , H03K5/135 , H03L7/0995 , H03L7/18
摘要： PROBLEM TO BE SOLVED: To provide a parallel-serial converter circuit allowing the clock frequency and data width to be set flexibly. SOLUTION: The parallel-serial converter circuit 100 converts (m×n)-bit (m and n are natural numbers) parallel data of a clock frequency f to 1-bit serial data of a clock frequency f×m×n. A first converter 10 converts the (m×n)-bit parallel data to m-bit parallel data Dp of a clock frequency f×n. A second converter 12 converts the m-bit parallel data Dp of the clock frequency f×n outputted from the first converter 10 to 1-bit serial data Dout of the clock frequency f×n×m. A clock signal generator circuit 20 feeds the first and second converters 10, 12 with the clock signal CK1 of the frequency f×n, and a clock signal CK2 of the frequency f×n×m, respectively. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种允许灵活设置时钟频率和数据宽度的并行串行转换器电路。＆lt;解决方案＆gt;并行串行转换电路100将时钟频率f的（m / n）位（m和n是自然数）并行数据转换为时钟频率f×m×n的1位串行数据。第一转换器10将（m×n）位并行数据转换为时钟频率f×n的m位并行数据Dp。第二转换器12将从第一转换器10输出的时钟频率f×n的m位并行数据Dp转换为时钟频率f×n×m的1位串行数据Dout。时钟信号发生器电路20将第一和第二转换器10,12与频率f×n的时钟信号CK1和频率f×n×m的时钟信号CK2进行馈送。版权所有（C）2007，JPO＆INPIT

6. 发明专利

JP2005064589A Receiver and transmitter utilizing the same 有权
标题翻译：接收器和发射器使用它们
公开(公告)号：JP2005064589A
公开(公告)日：2005-03-10
申请号：JP2003207526
申请日：2003-08-13
申请人： Rohm Co Ltd , ローム株式会社
发明人： MURATA MAKOTO , SAITO SHINICHI
IPC分类号： H03K19/0175 , G06F3/00 , H03K19/0185 , H04B3/00 , H04B3/04 , H04L25/02
CPC分类号： H04B3/04 , H03K19/0185
摘要： PROBLEM TO BE SOLVED: To provide a receiver for reducing variation in a voltage signal on a transmission signal line so as to attain transmission of data at a high speed and to provide a transmitter utilizing the same.
SOLUTION: A first reception terminal 28 and a second reception terminal 30 are respectively connected to a first transmission signal line 104 and a second transmission signal line 106 to receive a transmission signal. First and second resistors 36, 38 convert a current signal included in the transmission signal into a voltage. A comparator 44 respectively receives voltages converted by the first and second resistors 36, 38 and outputs a voltage in response to a difference between the voltages as an output signal. Transistors TRs 5, 6 reduce variation in the transmission voltage signal due to variation in the current signal included in the transmission signal. A transistor TR 7 decreases a power supply voltage to generate a control signal. The control signal is given to the transistor TR 6 in a latch connection form as a gate voltage. A TR 8 is similarly in operation.
COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：提供一种用于减少传输信号线上的电压信号的变化的接收机，以便实现高速数据的传输并提供利用该传输信号的发射机。解决方案：第一接收端子28和第二接收端子30分别连接到第一传输信号线104和第二传输信号线106以接收传输信号。第一和第二电阻器36,38将包括在发送信号中的电流信号转换为电压。比较器44分别接收由第一和第二电阻器36,38转换的电压，并且响应于电压之间的差作为输出信号输出电压。晶体管TR5,6由于传输信号中包括的电流信号的变化而减小传输电压信号的变化。晶体管TR7降低电源电压以产生控制信号。控制信号以锁存连接形式作为栅极电压被提供给晶体管TR 6。 TR 8类似地在操作中。版权所有（C）2005，JPO＆NCIPI

7. 发明专利

JP2011120106A Clock data recovery circuit 审中-公开
标题翻译：时钟数据恢复电路
公开(公告)号：JP2011120106A
公开(公告)日：2011-06-16
申请号：JP2009276873
申请日：2009-12-04
申请人： Rohm Co Ltd , ローム株式会社
发明人： SAITO SHINICHI
IPC分类号： H03K5/26 , H03L7/08 , H03L7/085 , H03L7/087 , H03L7/099
CPC分类号： H04L7/033 , H03L7/087 , H03L7/0891 , H03L7/0995
摘要： PROBLEM TO BE SOLVED: To provide a CDR circuit which can follow jitter at high speed. SOLUTION: Flip-flops FF1-FF4 latch input data D IN at the timing of the corresponding clock signal CK respectively. The first logic gate G1i of the number i (i is a natural number) generates an internal up signal UP which is asserted when the output of the flip-flop FF of the number (2×i-1) and the output of the flip-flop FF of the number (2×i) do not coincide. The second logic gate G2j of the number j (j is a natural number) generates an internal down signal dn which is asserted when the output of the flip-flop FF of the number (2×j) and the output of the flip-flop FF of the number (2×j+1) do not coincide. The third logic gate G3 generates an up signal UP_A based on a plurality of internal up signals up1-up2. The fourth logic gate G4 generates a down signal DN_A based on a plurality of internal down signals dn1, dn2. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：提供可以高速跟随抖动的CDR电路。解决方案：触发器FF1-FF4分别在相应的时钟信号CK的定时锁存输入数据D IN 。数字i（i是自然数）的第一逻辑门G1i产生内部向上信号UP，其在数字（2×i-1）的触发器FF的输出和翻转的输出时被断言数字（2×i）的翻页FF不一致。数字j（j是自然数）的第二逻辑门G2j产生内部向下信号dn，其在数量（2×j）的触发器FF的输出和触发器的输出时被断言数字（2×j + 1）的FF不一致。第三逻辑门G3基于多个内部上升信号up1-up2产生上行信号UP_A。第四逻辑门G4基于多个内部下降信号dn1，dn2产生下降信号DN_A。版权所有（C）2011，JPO＆INPIT

8. 发明专利

JP2007096867A Differential signal transmittance circuit and electronic apparatus using same 有权
标题翻译：差分信号发送电路和使用相同的电子设备
公开(公告)号：JP2007096867A
公开(公告)日：2007-04-12
申请号：JP2005284644
申请日：2005-09-29
申请人： Rohm Co Ltd , ローム株式会社
发明人： SAITO SHINICHI
IPC分类号： H04L25/02 , H03K19/0175
摘要： PROBLEM TO BE SOLVED: To provide a differential signal transmittance circuit capable of adjusting a change speed of a differential output signal. SOLUTION: A first current source 10 is provided to a high-potential side, and generates a first driving current Idrv1. A second current source 12 is provided to a low-potential side, and generates a second driving current Idrv2 almost identical with the first current source 10. A first switch group 14 is provided between the first/second current sources 10, 12, and includes first/second transistors M1, M2 complementarily turned on/off corresponding to a differential input signal Sin1. A second switch group 16 is provided in parallel with the first switch group 14, and includes third/fourth transistors M3, M4 complementarily turned on/off on the basis of a differential input signal Sin2 in a phase opposite to the first switch group 14. A variable resistive element Rvar is provided between first/second output terminals 24, 26. The first/second driving currents Idrv1, Idrv2 are respectively set so as to be inversely proportional to a composite impedance between the first/second output terminals 24, 26. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供能够调节差分输出信号的变化速度的差分信号透射电路。解决方案：将第一电流源10提供给高电位侧，并产生第一驱动电流Idrv1。第二电流源12被提供给低电位侧，并且产生与第一电流源10几乎相同的第二驱动电流Idrv2。第一开关组14设置在第一/第二电流源10,12之间，并且包括对应于差分输入信号Sin1，第一/第二晶体管M1，M2互补地导通/截止。第二开关组16与第一开关组14并联设置，并且在与第一开关组14相反的相位的差分输入信号Sin2的基础上，包括第三/第四晶体管M3，M4互补地导通/截止。可变电阻元件Rvar设置在第一/第二输出端子24,26之间。第一/第二驱动电流Idrv1，Idrv2分别被设置为与第一/第二输出端子24,26之间的复合阻抗成反比。版权所有（C）2007，JPO＆INPIT

9. 发明专利

JP2005064590A Transmission apparatus 有权
标题翻译：传动装置
公开(公告)号：JP2005064590A
公开(公告)日：2005-03-10
申请号：JP2003207527
申请日：2003-08-13
申请人： Rohm Co Ltd , ローム株式会社
发明人： MURATA MAKOTO , SAITO SHINICHI
IPC分类号： H03K19/0175 , G06F3/00 , H03F3/345 , H04L25/02
CPC分类号： H03F3/345 , H03F2200/78
摘要： PROBLEM TO BE SOLVED: To provide a receiver for reducing a variation in voltage signal on a transmission signal line so as to attain the transmission of data at a high speed and to provide a transmitter utilizing the same.
SOLUTION: A first reception terminal 28 and a second reception terminal 30 are connected to a first transmission signal line 104 and a second transmission signal line 106, respectively, to input transmission signals. First and second resistors 36, 38 convert current signals included in the transmission signals into voltages. A comparator 44 inputs the voltages converted by the first and second resistors 36, 38 and outputs a voltage in response to a difference between the voltages as an output signal. Transistors Tr 5, Tr 6 reduce variations in the transmission voltage signals due to variations in the current signals included in the transmission signal. A transistor Tr 7 decreases a power supply voltage to generate a control signal. The control signal is given to the transistor Tr 6 in a latch connection form as a gate voltage. A Tr 8 similarly operates.
COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：提供一种用于减小传输信号线上的电压信号变化的接收机，以便实现高速数据的传输并提供利用该传输信号的发射机。解决方案：第一接收终端28和第二接收终端30分别连接到第一传输信号线104和第二传输信号线106以输入传输信号。第一和第二电阻器36,38将包括在传输信号中的电流信号转换为电压。比较器44输入由第一和第二电阻器36,38转换的电压，并且响应于电压之间的差值输出电压作为输出信号。晶体管Tr 5，Tr 6由于传输信号中包含的电流信号的变化而减小传输电压信号的变化。晶体管Tr7降低电源电压以产生控制信号。控制信号以锁存器连接形式作为栅极电压被提供给晶体管Tr 6。 Tr 8类似地运行。版权所有（C）2005，JPO＆NCIPI

10. 发明专利

JP2015019160A ドライバ回路、それを用いた差動トランスミッタ、電子機器、産業機器审中-公开
标题翻译：驱动电路，使用该电路的差分放大器，电子设备和工业设备
公开(公告)号：JP2015019160A
公开(公告)日：2015-01-29
申请号：JP2013143869
申请日：2013-07-09
申请人：ローム株式会社 , Rohm Co Ltd
发明人： SAITO SHINICHI
IPC分类号： H03K19/0175 , H03K17/687
摘要：【課題】逆流防止用のダイオードの影響を抑制する。【解決手段】電源ラインLVCCと出力端子OUTの間に、第2PMOSトランジスタMP12、第2PMOSトランジスタMP12を設け、出力端子OUTと接地ラインLGNDの間に、第1NMOSトランジスタMN11、第2NMOSトランジスタMN12を設ける。第3PMOSトランジスタMP13のソースは出力端子OUTと接続され、そのゲートは、VOUT>VHのときにオンするように、第1バイアス回路20によりバイアスされる。第3NMOSトランジスタMN13のソースは出力端子OUTと接続され、そのゲートはVOUT
摘要翻译：要解决的问题：抑制防回流二极管的影响。解决方案：第一PMOS晶体管MP11和第二PMOS晶体管MP12设置在电源线LVCC和输出端OUT之间，第一NMOS晶体管MN11和第二NMOS晶体管晶体管MN12设置在输出端子OUT和接地线LGND之间。第三PMOS晶体管MP13的源极连接到输出端子OUT，并且其栅极被第一偏置电路20偏置，以便当VOUT> VH时导通。第三NMOS晶体管MN13的源极连接到输出端子OUT，并且其栅极被第二偏置电路30偏置，以便当VOUT

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