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1. 发明专利

JP2016157504A 半導体装置、テストプログラムおよびテスト方法有权
标题翻译：半导体器件，测试程序和测试方法
公开(公告)号：JP2016157504A
公开(公告)日：2016-09-01
申请号：JP2015036297
申请日：2015-02-26
申请人：ルネサスエレクトロニクス株式会社
发明人：宮西篤史 , 石井雄一郎 , 横山佳巧
IPC分类号： G11C11/413 , G01R31/28 , G11C29/50
CPC分类号： G11C29/04 , G11C11/412 , G11C11/413 , G11C11/419 , G11C29/02 , G11C29/34 , G11C29/46 , G11C29/48 , G11C29/50 , G11C7/04 , G11C11/417 , G11C29/06
摘要：【課題】SRAMについての低温選別試験に代えて常温での選別試験を実施する場合に、オーバーキルを減らし、かつ、ローカルばらつきに起因する不良流出の危険を抑える。【解決手段】ワード線と、ビット線対と、メモリセルと、前記ビット線対を駆動する駆動回路とを備えるSRAMにおいて、前記メモリセルへデータを書込むときに、前記ビット線対の一方のビット線をハイレベル(VDD)電位で駆動し、他方のビット線を通常書込みの場合のロウレベル(VSS)電位よりも少し高い中間電位(VSS+数十mV〜百数十mV)で駆動することができる機能を持たせる。【選択図】図7
摘要翻译：要解决的问题：为了减少过度杀死并且抑制由局部变化引起的缺陷排放的风险，在进行常温下的筛选试验而不是SRAM的低温筛选试验的情况下。解决方案：包括一个字线，一个位线对，一个存储单元和一个用于驱动位线对的驱动电路具有这样的功能，其中当数据被写入存储单元时，位线对中的一个位线是驱动为高电平（VDD）电位，另一位线被驱动为略高于低电平（VSS）电位的中间电位（VSS +几十mV至一百和几十mV）正常写作的情况。选择图：图7

2. 发明专利

JP6695413B2 半導体装置有权
公开(公告)号：JP6695413B2
公开(公告)日：2020-05-20
申请号：JP2018244303
申请日：2018-12-27
申请人：ルネサスエレクトロニクス株式会社
发明人：宮西篤史 , 石井雄一郎 , 横山佳巧
IPC分类号： G11C29/06 , G11C29/50

3. 发明专利

JP6462410B2 半導体装置、テストプログラムおよびテスト方法有权
公开(公告)号：JP6462410B2
公开(公告)日：2019-01-30
申请号：JP2015036297
申请日：2015-02-26
申请人：ルネサスエレクトロニクス株式会社
发明人：宮西篤史 , 石井雄一郎 , 横山佳巧
IPC分类号： G11C29/06 , G11C29/50

4. 发明专利

JP6430194B2 半導体記憶装置审中-公开
公开(公告)号：JP6430194B2
公开(公告)日：2018-11-28
申请号：JP2014198687
申请日：2014-09-29
申请人：ルネサスエレクトロニクス株式会社
发明人：石井雄一郎 , 宮西篤史 , 斉藤良和
IPC分类号： G11C29/02
CPC分类号： G06F11/0751 , G06F11/073

5. 发明专利

JP2016071910A 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：JP2016071910A
公开(公告)日：2016-05-09
申请号：JP2014198687
申请日：2014-09-29
申请人：ルネサスエレクトロニクス株式会社
发明人：石井雄一郎 , 宮西篤史 , 斉藤良和
IPC分类号： G11C11/413 , G11C29/12
CPC分类号： G06F11/0751 , G06F11/073
摘要：【課題】簡易な方式でかつ、面積のオーバーヘッドも小さいアドレスデコーダの故障検出が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、行列状に配置された複数の第1のメモリセルを有する第1のメモリアレイと、メモリセル行にそれぞれ対応して設けられた複数のワード線と、入力されたアドレス情報に基づいて複数のワード線の中からワード線を選択するアドレスデコーダと、第1のメモリアレイと列方向に隣接して設けられ、延在されたワード線の選択に従って、予め格納されたワード線を選択する際に利用するアドレス情報を読み出すことが可能な複数の第2のメモリセルを有する第2のメモリアレイと、入力されたアドレス情報と、第2のメモリアレイから読み出されたアドレス情報とを比較する比較回路とを備える。【選択図】図3
摘要翻译：要解决的问题：提供具有能够检测地址解码器故障的简单配置和小的开销的半导体存储设备。解决方案：半导体存储设备包括：第一存储器阵列，其具有布置成多个第一存储器单元在行中分别对应于存储单元行的多个字线; 地址解码器，基于输入地址信息从字线中选择字线; 第二存储器阵列，具有沿行方向位于第一存储器阵列旁边的多个第二存储器单元，并且能够根据扩展字线的选择读取用于选择字线的先前存储的地址信息; 以及比较电路，比较输入地址信息和从第二存储器阵列读取的地址信息

6. 发明专利

JP6779960B2 半導体装置有权
公开(公告)号：JP6779960B2
公开(公告)日：2020-11-04
申请号：JP2018210002
申请日：2018-11-07
申请人：ルネサスエレクトロニクス株式会社
发明人：石井雄一郎 , 宮西篤史 , 柳沢一正
IPC分类号： G11C11/417 , G11C11/418 , H01L21/8244 , H01L27/11 , H01L27/10

7. 发明专利

JP2019075189A 半導体装置、テストプログラムおよびテスト方法审中-公开
公开(公告)号：JP2019075189A
公开(公告)日：2019-05-16
申请号：JP2018244303
申请日：2018-12-27
申请人：ルネサスエレクトロニクス株式会社
发明人：宮西篤史 , 石井雄一郎 , 横山佳巧
IPC分类号： G11C29/06 , G11C29/50
摘要：【課題】SRAMについての低温選別試験に代えて常温での選別試験を実施する場合に、オーバーキルを減らし、かつ、ローカルばらつきに起因する不良流出の危険を抑える。【解決手段】ワード線と、ビット線対と、メモリセルと、前記ビット線対を駆動する駆動回路とを備えるSRAMにおいて、前記メモリセルへデータを書込むときに、前記ビット線対の一方のビット線をハイレベル(VDD)電位で駆動し、他方のビット線を通常書込みの場合のロウレベル(VSS)電位よりも少し高い中間電位(VSS+数十mV〜百数十mV)で駆動することができる機能を持たせる。【選択図】図7

8. 发明专利

JP2016092536A 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：JP2016092536A
公开(公告)日：2016-05-23
申请号：JP2014223178
申请日：2014-10-31
申请人：ルネサスエレクトロニクス株式会社
发明人：石井雄一郎 , 宮西篤史 , 柳沢一正
IPC分类号： G11C11/413 , G06F1/26 , G06F1/32 , H03K19/00
CPC分类号： H03K19/0016 , H03K17/6871
摘要：【課題】電源の投入順によらずに、不具合を生じさせない半導体装置を提供する。【解決手段】半導体装置であって、アクティブモード時に電源供給を受ける第1の電源線と、アクティブモードおよびスタンバイモード時に電源供給を受ける第2の電源線と、第1および第2の電源線と接続されるメモリ回路と、アクティブモード時に第1の電源線と第2の電源線とを電気的に接続し、スタンバイモード時に接離する第1のスイッチとを備える。メモリ回路は、第2の電源線と接続されるメモリアレイと、第1の電源線と接続される周辺回路と、アクティブモード時に第1の電源線と第2の電源線とを電気的に接続し、スタンバイモード時に接離する第2のスイッチとを含み、第1および第2のスイッチは、ソースおよびN型ウェルが第1の電源線に接続される第1のPMOSトランジスタと、ソースおよびN型ウェルが第2の電源線に接続される第2のPMOSトランジスタとを有する。【選択図】図1
摘要翻译：要解决的问题：提供一种防止故障的半导体器件，而与电源的通电顺序无关。解决方案：一种半导体器件包括：以活动模式接收电源的第一电源线; 在待机模式下接收电源的第二电源线; 连接到第一和第二电源线的存储器电路; 以及第一开关，其以所述主动模式电连接所述第一电力线和所述第二电力线，并且在所述待机模式下进入和断开。存储电路包括：与第二电源线连接的存储器阵列; 与第一电力线连接的外围电路; 以及第二开关，其以主动模式电连接第一电源线和第二电源线，并且在待机模式中进入和退出接触。第一和第二开关中的每一个具有：第一PMOS晶体管，其中源极和N型阱连接到第一电力线; 以及第二PMOS晶体管，其中源极和N型阱连接到第二电源线。选择的图示：图1

9. 发明专利

JP2019050407A 半導体装置审中-公开
公开(公告)号：JP2019050407A
公开(公告)日：2019-03-28
申请号：JP2018210002
申请日：2018-11-07
申请人：ルネサスエレクトロニクス株式会社
发明人：石井雄一郎 , 宮西篤史 , 柳沢一正
IPC分类号： G11C11/417 , G11C11/418 , H01L21/8244 , H01L27/11 , H01L27/10
摘要：【課題】電源の投入順によらずに、不具合を生じさせない半導体装置を提供する。【解決手段】第1スイッチ30、メモリアレイMAおよび周辺回路を有するメモリ回路10と、周辺回路のI/O回路と電気的に接続され、かつ、第1モード時に第1電圧VDDが供給される第1電源線VLと、メモリアレイのメモリセルと電気的に接続され、かつ、第2モード時に、第1電圧よりも低い第2電圧SVDDが供給される第2電源線SVLとを含む。第1スイッチは、第1及び第2電界効果トランジスタ32、31から成る。第1電界効果トランジスタのソースは、第1電源線と接続されており、第2電界効果トランジスタのソースは、第2電源線と接続されている。第2電界効果トランジスタは、メモリセルが形成された第1ウェルN−Well上に形成されており、第1電界効果トランジスタは、I/O回路が形成された第2ウェルN−Well上に形成されている。【選択図】図1

10. 发明专利

JP6096271B2 半導体装置有权
公开(公告)号：JP6096271B2
公开(公告)日：2017-03-15
申请号：JP2015247821
申请日：2015-12-18
申请人：ルネサスエレクトロニクス株式会社
发明人：新居浩二 , 宮西篤史
IPC分类号： H01L27/11 , H01L21/8244

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