专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

JP2018147541A メモリを備えた集積回路および書き込み方法审中-公开
公开(公告)号：JP2018147541A
公开(公告)日：2018-09-20
申请号：JP2017044132
申请日：2017-03-08
申请人：株式会社東芝
发明人：松本麻里 , 安田心一
IPC分类号： H01L27/11563 , G11C17/08 , G11C17/18 , G11C13/00 , G11C17/16
CPC分类号： G11C13/0069 , G11C13/0021 , G11C13/004 , G11C13/0064 , G11C17/165 , G11C17/18 , G11C2213/17 , G11C2213/53 , H01L27/11807 , H01L27/24 , H01L2027/11838 , H01L2027/11875
摘要：【課題】追加書込みを行っても回路構成が複雑化するのを抑制するメモリを備えた集積回路と書き込み方法を提供する。【解決手段】第1配線に接続された第1端子と第2配線に接続された第2端子を有し、抵抗が高抵抗状態から低抵抗状態に変化可能なメモリ素子と、第1配線の一端にソースおよびドレインの一方が接続され、High−k材料のゲート絶縁膜およびメタルゲートを有する第1Trsと、第1端子と第2端子との間に第1書込み電圧を印加し、メモリ素子の抵抗を高抵抗状態から低抵抗状態に変化させる第1回路と、メモリ素子の抵抗を読み取り、読み取られた抵抗値と所定値とを比較する第2回路と、読み取られた抵抗値が所定値よりも大きい場合に、第1Trsの閾値電圧を下げる第3回路と、閾値電圧を下げた後に第1書込み電圧以上の第2書込み電圧を第1端子と第2端子との間に印加する第4回路と、第1Trsの閾値電圧を上げる第5回路と、を備える。【選択図】なし

2. 发明专利

JP2016178183A 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：JP2016178183A
公开(公告)日：2016-10-06
申请号：JP2015056340
申请日：2015-03-19
申请人：株式会社東芝
发明人：松本麻里 , 安田心一
IPC分类号： H01L21/822 , H01L27/04 , H03K19/173 , H03K19/177 , H01L21/82
CPC分类号： G11C17/16 , H03K19/1776 , G11C13/0002 , G11C13/0004 , G11C13/003 , G11C2213/77 , G11C5/02 , G11C5/06
摘要：【課題】遅延時間の増大を抑制することにできる半導体集積回路を提供する。【解決手段】本実施形態の半導体集積回路は、複数の入力配線と、複数の出力配線と、メモリセルアレイを有するメモリ部と、を備えた半導体集積回路であって、前記メモリセルアレイは、前記複数の入力配線に対応して設けられた複数の第1配線と、前記複数の第1配線と交差し、前記複数の出力配線に対応して設けられた複数の第2配線と、複数のサブセルアレイであって、各サブセルアレイは、前記複数の第1配線の一部の第1配線と前記複数の第2配線の一部の第2配線との交差領域に設けられ第1および第2端子を有するメモリ素子を含み、各メモリ素子は、前記第1端子が前記一部の第1配線の対応する1つに接続され、前記第2端子が前記一部の第2配線の対応する1つに接続される、複数のサブセルアレイと、を備え、前記複数のサブセルアレイは、互いに異なる出力配線に接続される。【選択図】図6
摘要翻译：要解决的问题：提供一种可以抑制延迟时间增加的半导体集成电路。解决方案：根据本实施例的半导体集成电路包括多条输入布线，多条输出布线，以及具有存储单元阵列的存储器部分。存储单元阵列包括：多条第一布线，设置成与多条输入布线对应; 与所述多条第一布线相交的第二布线的多条线，与所述多条输出布线对应地设置; 以及多个子单元阵列，每个子单元阵列包括存储元件，该存储元件设置在所述第一布线的所述多条线中的一些线与所述多条第二布线的一部分的交叉区域中，并且具有第一和第二端子，所述第一端子每个存储器元件与第一布线的一些线路中的对应的一个连接，每个存储器元件的第二端子与第二布线的一些线路中的对应的一个连接。多个子单元阵列与彼此不同的输出布线相连接。图6

3. 发明专利

JP2021056927A 異常検知装置、異常検知方法および異常検知プログラム审中-公开
公开(公告)号：JP2021056927A
公开(公告)日：2021-04-08
申请号：JP2019181373
申请日：2019-10-01
申请人：株式会社東芝
发明人：松本麻里 , 古田雅則
IPC分类号： G05B23/02
摘要：【課題】大量のセンサ値を効率よく処理し、精度よく速やかに異常を検知する異常検知装置、異常検知方法および異常検知プログラムを提供する。【解決手段】一実施形態に係る異常検知装置は、少なくも1つの異常検知対象が出力するシステムデータを取得し、前記システムデータに基づいて時系列の監視データを生成し、前記監視データを用いて第1の機械学習により得た相関モデルと入力監視データとから第1のモデル予測値を算出し、前記入力監視データの値と前記第1のモデル予測値との誤差の大きさを示す異常度を算出し、時系列データである異常度時系列データを出力し、前記異常度時系列データを用いて前記第1の機械学習とは異なる第2の機械学習により得た時系列モデルから前記異常度に対する第2のモデル予測値を算出し、前記異常度と前記異常度に対する前記第2のモデル予測値との誤差の大きさを示す乖離度を算出し、前記異常度または前記乖離度のいずれかに基づいて前記異常検知対象に異常が発生したか否かを判断する。【選択図】図2

4. 发明专利

JP2018046243A 半導体装置およびメモリ素子审中-公开
公开(公告)号：JP2018046243A
公开(公告)日：2018-03-22
申请号：JP2016181858
申请日：2016-09-16
申请人：株式会社東芝
发明人：松本麻里 , 安田心一
IPC分类号： G11C17/14 , H01L27/10
CPC分类号： G11C17/16 , G11C17/18 , H01L23/5252 , H01L27/0207 , H01L27/11206 , H01L27/11807 , H01L2027/11866 , H01L2027/11885
摘要：【課題】複数回の書き込みを行うとともにチップ面積の増加を抑制する半導体装置およびメモリ素子を提供する。【解決手段】半導体層1と、半導体層に離間して配置され半導体層と導電型が異なる第1乃至第4不純物層4a〜4dと、第1ゲート配線が第1不純物層と第2不純物層との間の半導体層の第1部分上に配置された、第1乃至第3ゲート配線3a〜3cと、第1絶縁層が第1部分と第1ゲート配線との間に配置された、第1乃至第3絶縁層2a〜2cと、第1乃至第3ゲート配線に電気的に接続する第1配線と、第1乃至第4不純物層に電気的に接続する第2配線6と、を備える。【選択図】図1B

5. 发明专利

JP2017028073A 集積回路审中-公开
标题翻译：集成电路
公开(公告)号：JP2017028073A
公开(公告)日：2017-02-02
申请号：JP2015144366
申请日：2015-07-21
申请人：株式会社東芝
发明人：小田聖翔 , 松本麻里 , 辰村光介 , 安田心一
IPC分类号： H01L27/10 , H03K17/16 , H01L21/82
CPC分类号： H01L23/5252 , H01L27/11206 , H03K19/0013 , H03K19/00346 , H03K19/1735 , H03K19/1737 , H03K19/17728 , H03K19/1776 , G11C17/16 , G11C17/18
摘要：【課題】リークによる待機電力が増加するのを抑制することができる集積回路を提供する。【解決手段】本実施形態による集積回路は、第1および第2端子を有するアンチヒューズ素子と、前記第2端子に接続された第3端子と、第4端子とを有するヒューズ素子と、前記アンチヒューズ素子の前記第1端子に接続された第1配線と、前記第1配線に接続され、前記アンチヒューズ素子の前記第1端子に互いに異なる複数の電位を供給する駆動回路と、を備えている。【選択図】図6
摘要翻译：由于泄漏的备用电源是提供一种能够抑制集成电路。根据本实施方式，包括具有第一和第二端子的耐熔熔丝元件，和耦合到所述第二端子的第三端子，第四端子，反熔断元件的集成电路连接到所述熔丝元件的第一端子的第一配线，连接于所述第一布线，并且所述的第一终端，所述用于供给多个不同的电位的彼此的驱动电路耐熔熔丝元件。点域6

6. 发明专利

JP6773621B2 演算装置有权
公开(公告)号：JP6773621B2
公开(公告)日：2020-10-21
申请号：JP2017177777
申请日：2017-09-15
申请人：株式会社東芝
发明人：丸亀孝生 , 上田善寛 , 宮野信治 , 安田心一 , 西義史 , 松本麻里
IPC分类号： G06N3/063 , G06G7/60

7. 发明专利

JP2019053563A 演算装置审中-公开
公开(公告)号：JP2019053563A
公开(公告)日：2019-04-04
申请号：JP2017177777
申请日：2017-09-15
申请人：株式会社東芝
发明人：丸亀孝生 , 上田善寛 , 宮野信治 , 安田心一 , 西義史 , 松本麻里
IPC分类号： G06N3/063 , G06G7/60
摘要：【課題】簡易な構成で演算する。【解決手段】演算装置は、正側電流源と、負側電流源と、M個のクロススイッチと、係数記憶部と、比較部と、を備える。正側電流源は、出力した電流の1/Lの値に応じた第1電圧を出力する。負側電流源は、出力した電流の1/Lの値に応じた第2電圧を出力する。係数記憶部は、第1抵抗と第2抵抗とを含むM個のセルを有する。比較部は、第1電圧と第2電圧とを比較する。第1抵抗および第2抵抗は、対応する係数の値に応じて、抵抗値の大小関係が切り替えられる。M個のクロススイッチのそれぞれは、対応する入力信号の値に応じてストレート接続するかリバース接続するかを切り換える。【選択図】図3

8. 发明专利

JP2015158955A 不揮発性プログラマブルロジックスイッチ审中-公开
标题翻译：非易失可编程逻辑开关
公开(公告)号：JP2015158955A
公开(公告)日：2015-09-03
申请号：JP2014031930
申请日：2014-02-21
申请人：株式会社東芝
发明人：松本麻里 , 辰村光介 , 安田心一 , 財津光一郎
IPC分类号： G11C17/12 , G11C16/04 , G11C13/00 , H01L21/8247 , H01L27/115 , H01L27/10 , H01L27/105 , H01L21/336 , H01L29/788 , H01L29/792 , H01L45/00 , H01L49/00 , G11C17/14
CPC分类号： H03K19/1735 , H03K19/018585 , H03K19/1776
摘要：【課題】複数の回路情報を動的に切り替えることのできる不揮発性プログラマブルロジックスイッチを提供する。【解決手段】本実施形態による不揮発性プログラマブルロジックスイッチは、メモリセルと、パストランジスタと、を備え、前記メモリセルは、第1配線に接続される第1端子と、第2端子と、を有する不揮発性の第1メモリ素子と、第2配線に接続される第3端子と、前記第1メモリ素子の前記第2端子に接続される第4端子と、を有する不揮発性の第2メモリ素子と、ソースおよびドレインの一方が前記第2端子および前記第4端子に接続され、ソースおよびドレインの他方が第3配線に接続され、ゲートが第4配線に接続される第1トランジスタと、ソースおよびドレインの一方が前記第2端子および前記第4端子に接続され、ソースおよびドレインの他方が前記パストランジスタのゲートに接続され、ゲートが第5配線に接続される第2トランジスタと、を備えている。【選択図】図1
摘要翻译：要解决的问题：提供一种能够动态切换多条电路信息的非易失性可编程逻辑开关。解决方案：非易失性可编程逻辑开关具有存储单元和传输晶体管。存储单元包括：非易失性第一存储元件，包括连接到第一布线的第一端子和第二端子; 非易失性第二存储元件，包括连接到第二布线的第三端子和连接到第一存储元件的第二端子的第四端子; 第一晶体管，其具有连接到第二端子和第四端子的源极和漏极中的一个，并且源极和漏极中的另一个连接到第三布线，并且具有连接到第四布线的栅极; 以及第二晶体管，其具有连接到第二端子和第四端子的源极和漏极中的一个，源极和漏极中的另一个连接到传输晶体管的栅极，并且具有连接到第五布线的栅极。

9. 发明专利

JP2015142175A プログラマブル論理回路および不揮発性FPGA 审中-公开
标题翻译：可编程逻辑电路和非易失性FPGA
公开(公告)号：JP2015142175A
公开(公告)日：2015-08-03
申请号：JP2014012695
申请日：2014-01-27
申请人：株式会社東芝
发明人：安田心一 , 辰村光介 , 松本麻里 , 財津光一郎
IPC分类号： H01L21/82 , H01L27/10 , H01L27/105 , H03K19/177
CPC分类号： H03K19/17728 , H03K19/018585 , H03K19/0948 , H03K19/177 , H03K19/1776
摘要：【課題】高速動作を行うことが可能なプログラマブル論理回路および不揮発性FPGAを提供する。【解決手段】本実施形態のプログラマブル論理回路は、ソース、ドレイン、およびゲートを有する第1トランジスタと、第1および第2端子を有し前記第1端子が前記第1トランジスタの前記ソースおよびドレインの一方に接続される第1プログラマブル素子と、を備えたセルと、前記第1トランジスタの前記ソースおよびドレインの他方が接続される第1配線と、前記第1プログラマブル素子の前記第2端子が接続される第2配線と、前記第1トランジスタの前記ゲートが接続される第3配線と、ソース、ドレイン、およびゲートを有し前記ソースおよびドレインの一方が前記第2配線に接続される第1カットオフトランジスタと、入力端子を有し前記入力端子が前記第1カットオフトランジスタの前記ソースおよびドレインの他方に接続される第1CMOSインバータと、を備えている。【選択図】図2
摘要翻译：要解决的问题：提供能够高速运行的可编程逻辑电路和非易失性FPGA（现场可编程门阵列）。解决方案：可编程逻辑电路包括一个单元，包括：包括源极，漏极和栅极的第一晶体管; 以及包括第一和第二端子的第一可编程元件，所述第一端子连接到所述第一晶体管的源极和漏极之一。可编程逻辑电路还包括：第一晶体管的源极和漏极中的另一个连接到第一布线; 第二可编程元件的第二端子连接到第二布线; 连接第一晶体管的栅极的第三布线; 第一截止晶体管，其包括源极，漏极和栅极，源极和漏极中的一个连接到第二布线; 以及包括输入端子的第一CMOS反相器，所述输入端子连接到所述第一截止晶体管的源极和漏极中的另一个。

10. 发明专利

JP2015230919A 不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路审中-公开
标题翻译：非易失性存储器，非易失性可编程逻辑开关，使用非易失性存储器和非易失性可编程逻辑电路
公开(公告)号：JP2015230919A
公开(公告)日：2015-12-21
申请号：JP2014115111
申请日：2014-06-03
申请人：株式会社東芝
发明人：松本麻里 , 辰村光介 , 財津光一郎 , 安田心一
IPC分类号： H01L21/82 , G11C17/14 , H03K19/173 , H01L27/10
CPC分类号： G11C17/16 , G11C16/10 , H01L27/11206
摘要：【課題】複数の回路情報を動的に切り替えることのできる不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路を提供する。【解決手段】不揮発性メモリは、ソース4aおよびドレイン4bと、ソース4aとドレイン4bとの間のチャネル上に設けられたゲート絶縁膜6と、ゲート絶縁膜上に設けられたゲート電極8と、を含むメモリトランジスタMTと、メモリトランジスタMTのゲート電極8が接続される配線18とゲート電極8との間に設けられたヒューズ素子10と、を有するメモリセル1を備えている。【選択図】図1
摘要翻译：要解决的问题：提供能够动态切换多个电路信息的非易失性存储器，并且还提供使用该非易失性存储器和非易失性可编程逻辑电路的非易失性可编程逻辑开关。解决方案：非易失性存储器包括具有包括源极4a和漏极4b的存储晶体管MT的存储单元1，设置在源极4a和漏极4b之间的沟道上的栅极绝缘膜6以及设置在源极4a和漏极4b之间的栅电极8。栅极绝缘膜和设置在与存储晶体管MT的栅电极8连接的布线18与栅电极8之间的熔丝元件10。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式