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1. 发明专利

JP2018037783A 集積回路および電子機器审中-公开
公开(公告)号：JP2018037783A
公开(公告)日：2018-03-08
申请号：JP2016168013
申请日：2016-08-30
申请人：株式会社東芝
发明人：小田聖翔 , 安田心一
IPC分类号： H03K19/173 , H03K19/00 , H03K17/00 , H03K19/177
CPC分类号： H03K19/1737 , H01L23/5252 , H03K19/1735 , H03K19/17728 , H03K19/1776
摘要：【課題】消費電力を抑制することのできる集積回路および電子機器を提供する。【解決手段】第1配線135 1 に接続された第1端子と第2配線133 1 に接続された第2端子とを有する第1スイッチ素子10 11 と、第1配線に接続された第3端子と第3配線133 2 に接続された第4端子を有する第2スイッチ素子10 12 と、ソースおよびドレインの一方が第1配線に接続された第1トランジスタ20 1 と、第2制御端子Vbst 1 に接続された第5端子と第2配線に接続された第6端子と第1制御端子Weに接続された第7端子と第8端子と、を有する。第1制御端子からの第1制御信号に応じて第5および第6端子のうちの一方と第8端子を接続する選択回路27 1 と、第8端子に接続された第9端子と第1配線に接続される第10端子と出力端子に接続される第11端子とを有する論理回路23 1 とを備えている。【選択図】図11

2. 发明专利

JP2015158955A 不揮発性プログラマブルロジックスイッチ审中-公开
标题翻译：非易失可编程逻辑开关
公开(公告)号：JP2015158955A
公开(公告)日：2015-09-03
申请号：JP2014031930
申请日：2014-02-21
申请人：株式会社東芝
发明人：松本麻里 , 辰村光介 , 安田心一 , 財津光一郎
IPC分类号： G11C17/12 , G11C16/04 , G11C13/00 , H01L21/8247 , H01L27/115 , H01L27/10 , H01L27/105 , H01L21/336 , H01L29/788 , H01L29/792 , H01L45/00 , H01L49/00 , G11C17/14
CPC分类号： H03K19/1735 , H03K19/018585 , H03K19/1776
摘要：【課題】複数の回路情報を動的に切り替えることのできる不揮発性プログラマブルロジックスイッチを提供する。【解決手段】本実施形態による不揮発性プログラマブルロジックスイッチは、メモリセルと、パストランジスタと、を備え、前記メモリセルは、第1配線に接続される第1端子と、第2端子と、を有する不揮発性の第1メモリ素子と、第2配線に接続される第3端子と、前記第1メモリ素子の前記第2端子に接続される第4端子と、を有する不揮発性の第2メモリ素子と、ソースおよびドレインの一方が前記第2端子および前記第4端子に接続され、ソースおよびドレインの他方が第3配線に接続され、ゲートが第4配線に接続される第1トランジスタと、ソースおよびドレインの一方が前記第2端子および前記第4端子に接続され、ソースおよびドレインの他方が前記パストランジスタのゲートに接続され、ゲートが第5配線に接続される第2トランジスタと、を備えている。【選択図】図1
摘要翻译：要解决的问题：提供一种能够动态切换多条电路信息的非易失性可编程逻辑开关。解决方案：非易失性可编程逻辑开关具有存储单元和传输晶体管。存储单元包括：非易失性第一存储元件，包括连接到第一布线的第一端子和第二端子; 非易失性第二存储元件，包括连接到第二布线的第三端子和连接到第一存储元件的第二端子的第四端子; 第一晶体管，其具有连接到第二端子和第四端子的源极和漏极中的一个，并且源极和漏极中的另一个连接到第三布线，并且具有连接到第四布线的栅极; 以及第二晶体管，其具有连接到第二端子和第四端子的源极和漏极中的一个，源极和漏极中的另一个连接到传输晶体管的栅极，并且具有连接到第五布线的栅极。

3. 发明专利

JP2004040081A Mask-programmable logic device with programmable gate array part 有权
公开(公告)号：JP2004040081A
公开(公告)日：2004-02-05
申请号：JP2003092972
申请日：2003-03-28
申请人： Altera Corp , アルテラ・コーポレーション
发明人： PARK JONATHAN
IPC分类号： H01L21/82 , H01L27/118 , H03K19/173 , H03K19/177
CPC分类号： H03K19/17764 , H03K19/1735 , H03K19/17736 , H03K19/1778 , H03K19/17796
摘要： PROBLEM TO BE SOLVED: To solve the following problem: logical reconstruction of a mask-programmable logic element requires too long period of time.
SOLUTION: A mask-programmable logic device includes a programmable gate array part. The gate array part contains a circuit element that is programmed to perform a certain logic function that corrects problems associated with implementing a preexisting circuit design in a mask-programmable device.
COPYRIGHT: (C)2004,JPO

4. 发明专利

JP2003338750A General-purpose logic cell, general-purose logic cell array using same, and asic using the general-purpose logic cell array 审中-公开
标题翻译：一般用途逻辑单元，使用相同的通用逻辑单元阵列和使用通用逻辑单元阵列的ASIC
公开(公告)号：JP2003338750A
公开(公告)日：2003-11-28
申请号：JP2002144354
申请日：2002-05-20
申请人： Nec Electronics Corp , Necエレクトロニクス株式会社
发明人： MIZUNO MASAHARU , FUJII TORU
IPC分类号： H01L21/822 , H01L21/82 , H01L27/04 , H03K19/173
CPC分类号： H03K19/1735
摘要： PROBLEM TO BE SOLVED: To provide a general-purpose logic cell which can develop a semiconductor device, wherein a logic circuit designed by a user is integrated, within a short period and at a low cost, a general purpose logic cell array using it, and an ASIC using this general-purpose logic cell array.
SOLUTION: This general-purpose logic cell, which is used in a cell array where a logic circuit is formed by connecting cells with one another by the first wiring layer made on the base where the cells are arranged in array form, includes multiple kinds of basic cells 10, 20, and 30 which have unconnected nodes T1-T3 being made by being connected by the second wiring layer, and the unconnected nodes T1-T3 are connected with one another by being wired by the first wiring layer.
COPYRIGHT: (C)2004,JPO
摘要翻译：解决的问题：为了提供可以开发半导体器件的通用逻辑单元，其中由用户设计的逻辑电路在短时间内以低成本集成，通用逻辑单元阵列使用它，以及使用该通用逻辑单元阵列的ASIC。解决方案：该通用逻辑单元用于通过在单元以阵列形式布置在基座上的第一布线层将单元彼此连接形成逻辑电路的单元阵列中，包括具有通过第二布线层连接的未连接节点T1-T3的多种基本单元10,20和30，并且未连接的节点T1-T3通过由第一布线层布线而彼此连接。版权所有（C）2004，JPO

5. 发明专利

JPS59178022A Logical signal processing circuit 失效
标题翻译：逻辑信号处理电路
公开(公告)号：JPS59178022A
公开(公告)日：1984-10-09
申请号：JP5193183
申请日：1983-03-28
申请人： Fujitsu Ltd
发明人： OOE GIICHI
IPC分类号： H03K19/0175 , H03K19/173
CPC分类号： H03K19/1735
摘要： PURPOSE:To obtain a specified circuit by connecting a terminating resistor in series with a disconnectable conductor element and providing plural circuits where the one end is connected to an input terminal of an emitter coupled logical signal processing circuit and the other end is used for a terminal for connection so as to cut off the termination registor of an unnecessary gate. CONSTITUTION:While a transmission signal is inputted to a receiver gate ECL circuit 3-1, the signal reaches another receiver gate 3-2 via a transmission line 2-2. The conductor elements 5-1 and 5-2 being disconnectable are connected in series with resistive elements 4-1 and 4-2 being termination resistors. The ECL gates, the resistive elements and fuses are integrated on a substrate by using semiconductor elements. In constituting the circuit by using the gate as the receiver gate, since it is not necessary to use the resistive element 4-1 as the input circuit, the fuse 5-1 is blown. This is attained concretely by flowing a current between terminals 6 and 7.
摘要翻译：目的：通过将终端电阻与可断开的导体元件串联连接并提供多个电路来获得指定的电路，其中一端连接到发射极耦合逻辑信号处理电路的输入端，另一端用于端子用于连接以便切断不必要的门的端接检测器。构成：当传输信号被输入到接收机门ECL电路3-1时，该信号经由传输线2-2到达另一接收机门3-2。可断开的导体元件5-1和5-2与作为终端电阻的电阻元件4-1和4-2串联连接。 ECL栅极，电阻元件和熔丝通过使用半导体元件集成在衬底上。通过使用栅极作为接收器栅极构成电路，由于不需要使用电阻元件4-1作为输入电路，所以熔丝5-1被熔断。这通过在端子6和7之间流动电流而具体实现。

6. 发明专利

JP2017028073A 集積回路审中-公开
标题翻译：集成电路
公开(公告)号：JP2017028073A
公开(公告)日：2017-02-02
申请号：JP2015144366
申请日：2015-07-21
申请人：株式会社東芝
发明人：小田聖翔 , 松本麻里 , 辰村光介 , 安田心一
IPC分类号： H01L27/10 , H03K17/16 , H01L21/82
CPC分类号： H01L23/5252 , H01L27/11206 , H03K19/0013 , H03K19/00346 , H03K19/1735 , H03K19/1737 , H03K19/17728 , H03K19/1776 , G11C17/16 , G11C17/18
摘要：【課題】リークによる待機電力が増加するのを抑制することができる集積回路を提供する。【解決手段】本実施形態による集積回路は、第1および第2端子を有するアンチヒューズ素子と、前記第2端子に接続された第3端子と、第4端子とを有するヒューズ素子と、前記アンチヒューズ素子の前記第1端子に接続された第1配線と、前記第1配線に接続され、前記アンチヒューズ素子の前記第1端子に互いに異なる複数の電位を供給する駆動回路と、を備えている。【選択図】図6
摘要翻译：由于泄漏的备用电源是提供一种能够抑制集成电路。根据本实施方式，包括具有第一和第二端子的耐熔熔丝元件，和耦合到所述第二端子的第三端子，第四端子，反熔断元件的集成电路连接到所述熔丝元件的第一端子的第一配线，连接于所述第一布线，并且所述的第一终端，所述用于供给多个不同的电位的彼此的驱动电路耐熔熔丝元件。点域6

8. 发明专利

JP2012502407A Dynamic, and real-time delay characterization, and setting 有权
公开(公告)号：JP2012502407A
公开(公告)日：2012-01-26
申请号：JP2011526943
申请日：2009-09-09
申请人：アルテラ・コ―ポレ―シヨン
发明人：ジンアン，ボン , キトウォン，チョーン , イーコアイ，ウェイ , シェンソー，グアン , ピンタン，ジュン
IPC分类号： G11C11/417 , H01L21/82 , H01L21/822 , H01L27/04
CPC分类号： H03K19/1735 , G11C29/02 , G11C29/023 , G11C29/028 , H03K5/133
摘要： In mask programmable integrated circuit, such as a structured ASIC, a delay chain provides a delay that is set by a mask programmable switch. The delay chain receives an input to allow the delay mask programmed delay to be overridden using a JTAG controller. This allows testing of different delays. The input may also be provided by a fuse block, so that the fuse block can override the mask programmable switch, thus allowing a delay to be changes after mask programming.

9. 发明专利

JP4540716B2 Reconfigurable digital logic unit in non-volatile 有权
公开(公告)号：JP4540716B2
公开(公告)日：2010-09-08
申请号：JP2007550728
申请日：2005-12-21
申请人：シーメンスアクチエンゲゼルシヤフトSiemens Aktiengesellschaft
发明人：バンゲルト、ヨアヒム
IPC分类号： H03K19/173 , H01L43/08
CPC分类号： G11C11/16 , H03K19/1735 , H03K19/18

10. 发明专利

JP2007041774A Basic cell for semiconductor integrated circuit and its layout method 审中-公开
标题翻译：用于半导体集成电路的基本单元及其布局方法
公开(公告)号：JP2007041774A
公开(公告)日：2007-02-15
申请号：JP2005224090
申请日：2005-08-02
申请人： Matsushita Electric Ind Co Ltd , 松下電器産業株式会社
发明人： OYABU TAKASHI , YAMAGUCHI HIROTO , TAKAHASHI ATSUSHI
IPC分类号： G06F17/50 , H01L21/82 , H01L21/822 , H01L27/04 , H01L27/118
CPC分类号： G06F17/5068 , H01L27/0207 , H01L27/11807 , H03K19/1735
摘要： PROBLEM TO BE SOLVED: To provide the basic cell of a semiconductor integrated circuit for achieving the reduction of voltage fluctuation by DROP (voltage drop due to low voltage driving, large scale wiring and the simultaneous switching of transistors) and its layout method.
SOLUTION: A basic cell 400 equipped with one or more capacity cells 406, 407 and 408 are preliminarily prepared as a logic synthesis cell library between power source wiring 401 and ground wiring 402 in addition to a logical cell 403, and inserted in logical synthesis or layout design steps so that uniform DROP suppression effects can be obtained.
COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：解决的问题：提供半导体集成电路的基本单元，以实现通过DROP降低电压波动（由于低电压驱动，大规模布线和晶体管的同时切换引起的电压降）及其布局方法。解决方案：除了逻辑单元403之外，预先准备配备有一个或多个容量单元406,407和408的基本单元400作为电源布线401和接地布线402之间的逻辑合成单元库，并插入到逻辑合成或布局设计步骤，以便获得均匀的DROP抑制效果。版权所有（C）2007，JPO＆INPIT

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