专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

81. 发明专利

JP2008538236A Optimized jtag interface 审中-公开
标题翻译：空值
公开(公告)号：JP2008538236A
公开(公告)日：2008-10-16
申请号：JP2008503082
申请日：2006-03-21
申请人：テキサスインスツルメンツインコーポレイテッド
发明人：ディー．ウェットセル、リー
IPC分类号： G01R31/28 , G06F1/10 , G06F11/22 , H01L21/822 , H01L27/04
CPC分类号： G01R31/3177 , G01R31/2815 , G01R31/3172 , G01R31/31723 , G01R31/31724 , G01R31/31727 , G01R31/318541 , G01R31/318555 , G01R31/318558 , G01R31/318572 , G06F11/3656
摘要：集積回路（３００）内のＪＴＡＧタップドメイン（１０４）にアクセスするのに最適化されたＪＴＡＧインターフェイスが使用される。インターフェイスは従来のＪＴＡＧインターフェイスよりも少数のピンしか必要としないため、ピンの利用価値が限定される集積回路上の従来のＪＴＡＧインターフェイスよりも応用性が高い。限定はしないが、シリアル通信関連集積回路テスト、エミュレーション、デバッグ、および／またはトレース操作等の多様なシリアル通信操作に対してインターフェイスを使用することができる。
摘要翻译：优化的JTAG接口用于访问集成电路中的JTAG Tap Domains。该接口需要比传统JTAG接口更少的引脚，因此比在引脚可用性有限的集成电路上的传统JTAG接口更为适用。该接口可以用于各种串行通信操作，例如但不限于串行通信相关的集成电路测试，仿真，调试和/或跟踪操作。

82. 发明专利

JP4121454B2 Method and apparatus for clock circuit 有权
公开(公告)号：JP4121454B2
公开(公告)日：2008-07-23
申请号：JP2003506104
申请日：2002-05-07
申请人：フリースケールセミコンダクターインコーポレイテッド
发明人：グトキング、エヤル , ディノ、シュムエル , トジク、マクシム , モシェ、ダビッド
IPC分类号： H03K5/135 , G06F1/10 , G11C7/10 , H03K5/00 , H03K5/159 , H03L7/081
CPC分类号： H03L7/0805 , G06F1/10 , G11C7/1072 , G11C7/222 , H03K5/159 , H03K2005/00286 , H03L7/0814

83. 发明专利

JP4117330B2 Skew correction apparatus 有权
公开(公告)号：JP4117330B2
公开(公告)日：2008-07-16
申请号：JP2006513803
申请日：2004-12-08
申请人：松下電器産業株式会社
发明人：徹岩田 , 憲明武田
IPC分类号： H03K5/1532 , G06F1/10 , H03K5/00 , H03K5/12 , H03K5/13 , H03K5/135 , H03K5/15 , H03K5/1534 , H03K5/26 , H03L7/081 , H03L7/089 , H03L7/093 , H03L7/10
CPC分类号： G06F1/10 , H03K5/133 , H03K5/135 , H03K5/15093 , H03K2005/00039 , H03K2005/00065 , H03L7/0812 , H03L7/0891 , H03L7/10 , H04L7/0008 , H04L7/0012 , H04L7/0037 , H04L7/033

84. 发明专利

JP4091941B2 Clock synchronization circuit 有权
公开(公告)号：JP4091941B2
公开(公告)日：2008-05-28
申请号：JP2004554349
申请日：2003-11-14
申请人：インフィネオンテヒノロギーズアーゲーInfineon TechnologiesAG
发明人：グレゴリオ、ロレンツォディ
IPC分类号： G06F1/12 , G06F1/10 , G06F13/42 , H03K19/0175 , H04L7/00 , H04L7/04
CPC分类号： H04L7/0012 , H04L7/0008 , H04L7/0045

86. 发明专利

JP2008108263A Electronic equipment 审中-公开
标题翻译：电子设备
公开(公告)号：JP2008108263A
公开(公告)日：2008-05-08
申请号：JP2007295469
申请日：2007-11-14
申请人： Brother Ind Ltd , ブラザー工業株式会社
发明人： SUGIMOTO TASUKU
IPC分类号： G06F3/00 , G06F1/04 , G06F1/10 , G06F1/12
摘要： PROBLEM TO BE SOLVED: To provide electronic equipment driving normally a device, irrespective of a load capacity of a signal line. SOLUTION: A memory module 15M connected to an address bus 63 is controlled by a memory controller 80 provided with an SDRAM control part 82. The SDRAM control part 82 comprises a data control circuit 51 connected to a data bus 61, an address control circuit 53 connected to the address bus 63 via a buffer circuit 83, and a control signal generating circuit 85. The control signal generating circuit 85 inputs a CS# signal indicating timings of receiving an address signal ADR, a RAS# signal, a CAS# signal and a WE# signal, and a CLK signal, into each memory module 15M, through the dedicated signal line L2 prepared in every of the memory modules 15M. Concretely, the control signal generating circuit 85 selects and outputs either of the first CS# signal, or the second CS# signal that is the first CS# signal delayed by a prescribed time, as the CS# signal. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：无论信号线的负载能力如何，都能提供正常地驱动设备的电子设备。解决方案：连接到地址总线63的存储器模块15M由具有SDRAM控制部分82的存储器控制器80控制.SDRAM控制部分82包括连接到数据总线61的数据控制电路51，地址经由缓冲电路83与地址总线63连接的控制电路53以及控制信号生成电路85.控制信号生成电路85输入指示接收地址信号ADR，RAS＃信号，CAS的定时的CS＃信号＃信号和WE＃信号和CLK信号通过在每个存储器模块15M中准备的专用信号线L2分配到每个存储器模块15M中。具体地，控制信号发生电路85选择并输出作为延迟了规定时间的第一CS＃信号的第一CS＃信号或第二CS＃信号作为CS＃信号。版权所有（C）2008，JPO＆INPIT

87. 发明专利

JP2008108023A Memory controller 有权
标题翻译：内存控制器
公开(公告)号：JP2008108023A
公开(公告)日：2008-05-08
申请号：JP2006289495
申请日：2006-10-25
申请人： Canon Inc , キヤノン株式会社
发明人： KOBAYASHI YOSHIHIRO
IPC分类号： G06F12/00 , G06F1/10
CPC分类号： Y02D10/13
摘要： PROBLEM TO BE SOLVED: To make high performance and low power consumption compatible by using a memory element of a DDR type. SOLUTION: A memory module 12 outputs a data signal 62 and a strobe signal 44 showing timing of the data signal 62 when reading data. A delay circuit 40 having an operating lower limit frequency and a delay circuit 42 not having the operating lower limit frequency delay the strobe signal 44 from the memory module 12. Delay times of the delay circuits 40 and 42 are almost a quarter cycle of the strobe signal 44. A selection circuit 50 follows an instruction from a control circuit 70 and selects one of a strobe signal 46 and a strobe signal 48. A flip-flop (FF) 54 follows an output of the selection circuit 50 and latches a data signal 62. An FF 60 follows an inverse value of an output of the selection circuit 50 and latches the data signal 62. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：通过使用DDR类型的存储元件来实现高性能和低功耗兼容。解决方案：存储器模块12输出数据信号62和选通信号44，其中显示数据信号62在读取数据时的定时。具有工作下限频率的延迟电路40和不具有运行下限频率的延迟电路42将选通信号44从存储器模块12延迟。延迟电路40和42的延迟时间几乎是频闪的四分之一周期选择电路50遵循来自控制电路70的指令，并选择选通信号46和选通信号48.触发器（FF）54跟随选择电路50的输出并锁存数据信号 FF60遵循选择电路50的输出的反相值并锁存数据信号62.（C）2008，JPO＆INPIT

88. 发明专利

JP4083884B2 Semiconductor integrated circuit with a built-in Pll circuit and pll circuit 有权
公开(公告)号：JP4083884B2
公开(公告)日：2008-04-30
申请号：JP22478898
申请日：1998-08-07
申请人：株式会社ルネサステクノロジ
发明人：昌弘植田
IPC分类号： G06F1/10 , H03L7/099 , H03K3/03 , H03K3/354 , H03K5/00 , H03K5/13 , H03L7/08 , H03L7/089 , H03L7/16
CPC分类号： H03K5/131 , H03K5/133 , H03K2005/00032 , H03L7/0891 , H03L7/0997 , H03L7/16

89. 发明专利

JP4074110B2 Single-chip microcomputer 有权
公开(公告)号：JP4074110B2
公开(公告)日：2008-04-09
申请号：JP2002078418
申请日：2002-03-20
申请人： Necエレクトロニクス株式会社
发明人：和由網代
IPC分类号： G06F12/00 , G06F15/78 , G06F1/10 , G06F12/06 , G06F13/16
CPC分类号： G06F13/1647

90. 发明专利

JP4070764B2 Semiconductor device 有权
公开(公告)号：JP4070764B2
公开(公告)日：2008-04-02
申请号：JP2004341904
申请日：2004-11-26
申请人：富士通株式会社
发明人：正夫中野 , 靖治佐藤 , 照将北原 , 義憲岡島 , 健一川崎 , 康郎松崎 , 眞男田口 , 義博竹前 , 幸一西村
IPC分类号： G11C11/407 , G11C11/4076 , G06F1/10 , H03K5/135

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式