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1. 发明专利

JP6410538B2 半導体集積回路、半導体集積回路を備えた装置、半導体集積回路におけるクロックの制御方法、並びにプログラム。审中-公开
公开(公告)号：JP6410538B2
公开(公告)日：2018-10-24
申请号：JP2014190390
申请日：2014-09-18
申请人：キヤノン株式会社
发明人：新妻央章
IPC分类号： G06F1/12 , G06F1/08
CPC分类号： H03K5/135 , H03K2005/00286

2. 发明专利

JP5242262B2 Phase-shift circuit, an apparatus and method 有权
公开(公告)号：JP5242262B2
公开(公告)日：2013-07-24
申请号：JP2008174192
申请日：2008-07-03
申请人：ルネサスエレクトロニクス株式会社
发明人：政文帶刀
IPC分类号： H03H11/16 , H03K5/00 , H03K5/13
CPC分类号： H03H11/16 , H03K5/13 , H03K2005/00286

3. 发明专利

JP5169636B2 System and method for effectively implementing the Iq signal generator 有权
公开(公告)号：JP5169636B2
公开(公告)日：2013-03-27
申请号：JP2008222663
申请日：2008-08-04
申请人：ソニー株式会社 , ソニーエレクトロニクスインク
发明人：イーヘイデンフランク , ジェイグリフィスバーナード
IPC分类号： H04L27/36
CPC分类号： H03K3/011 , H03K3/3562 , H03K5/15 , H03K2005/00286

4. 发明专利

JP4757461B2 Delayed clock signal generator and the delayed clock signal generating method 有权
公开(公告)号：JP4757461B2
公开(公告)日：2011-08-24
申请号：JP2004225944
申请日：2004-08-02
申请人：三星電子株式会社Samsung Electronics Co.,Ltd.
发明人：健 ▲オク▼ 丁 , 碩秀尹 , 錫 ▲リョウ▼ 尹 , 星培朴 , ▲チュル▼ 友金 , 珍漢金
IPC分类号： G06F1/06 , H03L7/081 , H03H11/26 , H03K5/00 , H03K5/05 , H03K5/13 , H03K5/135 , H03K5/15 , H03K5/26 , H04L7/02
CPC分类号： H03K5/133 , H03K5/135 , H03K2005/00156 , H03K2005/00286

5. 发明专利

JPWO2008107932A1 移相器有权
公开(公告)号：JPWO2008107932A1
公开(公告)日：2010-06-03
申请号：JP2009502347
申请日：2007-03-06
申请人：富士通株式会社
发明人：孝朗佐々木 , 孝朗佐々木
IPC分类号： H03K5/15 , H03K5/00
CPC分类号： H03K5/15 , H03K2005/00286
摘要：移相器の入力にキャパシタの容量を可変なローパスフィルタを設ける。ローパスフィルタの効果により、入力信号の立ち上がりが緩くなる。キャパシタの容量を可変することにより、立ち上がりが急峻なものから緩やかなものに変えることが出来る。移相器では、入力信号波形の立ち上がりが閾値とクロスするタイミングで出力信号を生成するので、入力信号の立ち上がり方が変わることにより、入力信号の直流電圧値に対する入力信号波形が閾値とクロスするタイミングが変わる。入力信号である0°信号と180°信号の直流電圧値と波形の立ち上がり方をそれぞれ調整することにより、移相器から出力される0°信号と90°信号間の位相差をより柔軟に調整することが出来る。

6. 发明专利

JP4342654B2 Delay circuit and semiconductor integrated circuit 有权
公开(公告)号：JP4342654B2
公开(公告)日：2009-10-14
申请号：JP29019099
申请日：1999-10-12
申请人：富士通マイクロエレクトロニクス株式会社
发明人：浩由富田
IPC分类号： G06F1/10 , H03K5/135 , G11C7/22 , G11C8/00 , G11C11/407 , G11C11/4076 , H01L21/822 , H01L27/04 , H03K5/00 , H03K5/13 , H03L7/00 , H03L7/081
CPC分类号： G11C7/22 , H03K5/133 , H03K5/135 , H03K2005/00286 , H03L7/0814

7. 发明专利

JP2009050006A System and method for effectively implementing iq signal generator 有权
标题翻译：有效实施IQ信号发生器的系统和方法
公开(公告)号：JP2009050006A
公开(公告)日：2009-03-05
申请号：JP2008222663
申请日：2008-08-04
申请人： Sony Corp , Sony Electronics Inc , ソニーエレクトロニクスインク , ソニー株式会社
发明人： FRANK E HAYDEN , GRIFFITHS BERNARD J
IPC分类号： H04L27/36
CPC分类号： H03K3/011 , H03K3/3562 , H03K5/15 , H03K2005/00286
摘要： PROBLEM TO BE SOLVED: To provide a system and a method for effectively implementing an IQ signal generator. SOLUTION: A system and a method for effectively implementing an IQ signal generator includes a master latch that generates an I signal and a slave latch that generates a Q signal. The master latch includes a master data circuit, a master latch circuit, and a master clock circuit. The slave latch includes a slave data circuit, a slave latch circuit, and a slave clock circuit. A cross-coupled current-source technique is used to compensate for certain device mismatches. A current source A generates an operating current A for the master clock circuit, the master data circuit, and the slave data circuit, and a current source B generates an operating current B for the slave clock circuit, the master latch, and the slave latch. In addition, resistors are utilized to provide fixed impedances to compensate for device mismatches between components in the master clock circuit and the slave clock circuit. COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：提供一种用于有效地实现IQ信号发生器的系统和方法。解决方案：用于有效实现IQ信号发生器的系统和方法包括产生I信号的主锁存器和产生Q信号的从锁存器。主锁存器包括主数据电路，主锁存电路和主时钟电路。从锁存器包括从数据电路，从锁存电路和从时钟电路。交叉耦合电流源技术用于补偿某些器件不匹配。电流源A产生主时钟电路，主数据电路和从属数据电路的工作电流A，电流源B产生从时钟电路，主锁存器和从锁存器的工作电流B 。此外，电阻器用于提供固定阻抗以补偿主时钟电路和从时钟电路中的组件之间的器件失配。版权所有（C）2009，JPO＆INPIT

8. 发明专利

JP2008067398A Method and device which generate quadrature clock 有权
标题翻译：产生正交时钟的方法和装置
公开(公告)号：JP2008067398A
公开(公告)日：2008-03-21
申请号：JP2007259971
申请日：2007-10-03
申请人： Hewlett-Packard Development Co Lp , ヒューレット−パッカードデベロップメントカンパニーエル.ピー.
发明人： WYATT PERRY M , BERKRAM DANIEL A , NEWSOME DAVID T
IPC分类号： G06F1/06 , H03K5/15 , G06F1/04 , G06F1/10 , H03H11/16 , H03K3/00 , H03K5/00 , H03L7/06 , H03L7/183 , H04L7/04
CPC分类号： H03L7/06 , G06F1/06 , G06F1/10 , H03K5/15 , H03K2005/00286 , H03L7/183
摘要： PROBLEM TO BE SOLVED: To perform adjustment so that phase of a clock of a certain region of an integrated circuit may become the same phase as that of a clock of other region. SOLUTION: In a method and a device which generate a quadrature clock, a quadrature clock generating device contains a clock generator which provides a double clock which has a double frequency of that of a received reference clock. A frequency divider circuit is combined so that an alignment signal may be offered which has a frequency of a half of the double clock. Following the alignment signal, a first clock and a second clock are recovered from the double clock by a recovery circuit. The first clock and the second clock have a phase difference of substantially 90°. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：为了进行调整，使得集成电路的某个区域的时钟的相位可以变成与其他区域的时钟相同的相位。解决方案：在产生正交时钟的方法和装置中，正交时钟产生装置包含时钟发生器，该时钟发生器提供具有接收到的参考时钟的双倍频率的双倍时钟。分频器电路被组合，使得可以提供具有双时钟的一半频率的对准信号。在对准信号之后，恢复电路从双时钟恢复第一时钟和第二时钟。第一时钟和第二时钟具有大致90°的相位差。版权所有（C）2008，JPO＆INPIT

9. 发明专利

JP2005057768A Delay clock signal generating device and delay clock signal generating method 有权
标题翻译：延迟时钟信号发生装置和延迟时钟信号发生方法
公开(公告)号：JP2005057768A
公开(公告)日：2005-03-03
申请号：JP2004225944
申请日：2004-08-02
申请人： Samsung Electronics Co Ltd , 三星電子株式会社
发明人： JUNG GUN-OK , KIM CHINKAN , BOKU SEIBAI , KIM CHUL-WOO , YOON SEOK-SOO , YOON SEOK-RYOUNG
IPC分类号： G06F1/06 , H03H11/26 , H03K5/00 , H03K5/05 , H03K5/13 , H03K5/135 , H03K5/15 , H03K5/26 , H03L7/081 , H04L7/02
CPC分类号： H03K5/133 , H03K5/135 , H03K2005/00156 , H03K2005/00286
摘要： PROBLEM TO BE SOLVED: To provide a delay clock signal generating device which detects a half cycle of a clock signal and has a predetermined phase difference different from the clock signal, and a method therefor. SOLUTION: A delay clock signal generating device includes a clock signal generating circuit which generates a clock signal clk, a delay signal generating circuit which generates a plurality of delay signals delayed by the clock signal clk, a phase detecting circuit which detects a signal delayed by a half cycle (π) from the clock signal and generates a selection signal, a phase interpolating circuit which adjusts a minute delay time of a delay signal, and a selection circuit which outputs a signal delayed by a predetermined phase from the clock signal by the selection signal. A clock signal delayed by a desired amount such as π/2 or 3π/2 from the clock signal can be obtained. COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：解决的问题：提供一种检测时钟信号的半周期并具有与时钟信号不同的预定相位差的延迟时钟信号发生装置及其方法。解决方案：延迟时钟信号发生装置包括产生时钟信号clk的时钟信号产生电路，产生延迟时钟信号clk的多个延迟信号的延迟信号产生电路，相位检测电路，信号从时钟信号延迟半周期（π）并产生选择信号，调整延迟信号的微小延迟时间的相位内插电路以及从时钟输出延迟预定相位的信号的选择电路信号由选择信号。可以获得从时钟信号延迟所需量（例如π/ 2或3π/ 2）的时钟信号。版权所有（C）2005，JPO＆NCIPI

10. 发明专利

JP3547008B2 Integrated circuit device 有权
公开(公告)号：JP3547008B2
公开(公告)日：2004-07-28
申请号：JP2002001795
申请日：2002-01-08
申请人：松下電器産業株式会社
发明人：健志福田
IPC分类号： H01L21/822 , H01L27/04 , H03H7/18 , H03H7/21 , H03K5/00
CPC分类号： H03H7/21 , H03K2005/00286

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