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11. 发明专利

JP2006238487A Programmable logic device including multiplier and configuration thereof to reduce resource utilization 有权
标题翻译：可编程逻辑器件，包括冗余和配置，以减少资源利用
公开(公告)号：JP2006238487A
公开(公告)日：2006-09-07
申请号：JP2006130820
申请日：2006-05-09
申请人： Altera Corp , アルテラコーポレイションAltera Corporation
发明人： LANGHAMMER MARTIN , HWANG CHIAO KAI , STARR GREGORY
IPC分类号： G06F7/00 , H03K19/177 , G06F7/52 , H01L21/82 , H03H17/06
CPC分类号： H03K19/17744 , G06F7/523 , G06F2207/3816 , H03K19/17728 , H03K19/17732
摘要： PROBLEM TO BE SOLVED: To provide a programmable logic device equipped with a multiplier circuit configured to reduce resource utilization. SOLUTION: In the programmable logic device having the dedicated multiplier circuit, some of scan chain registers normally used for testing the device are arranged proximately to the inputs of the multipliers. Those scan chain registers are ANDed with input registers and can be loaded by the template of '1' or '0'. Thus, when '0' is loaded to a least significant bit and '1' is loaded to remaining bits, subset multiplication is allowed. The multiplier is composed of blocks together with other components, and can be configured as a finite impulse response (FIR) filter. In such configurations, the scan chain registers can be used for loading a filter coefficient and limited logics and routing resources on the device are prevented from being utilized. COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：提供一种配备有减少资源利用的乘法器电路的可编程逻辑器件。解决方案：在具有专用乘法器电路的可编程逻辑器件中，通常用于测试器件的扫描链寄存器中的某些扫描链寄存器被布置在乘法器的输入端附近。那些扫描链寄存器与输入寄存器进行“与”运算，可以由模板“1”或“0”加载。因此，当“0”被加载到最低有效位并且“1”被加载到剩余的位时，允许子集乘法。乘法器与其他组件一起组成，可以配置为有限脉冲响应（FIR）滤波器。在这种配置中，扫描链寄存器可用于加载滤波器系数，并且防止了设备上的有限逻辑和路由资源被利用。版权所有（C）2006，JPO＆NCIPI

12. 发明专利

JP2003531509A An integrated circuit having a dedicated and programmable logic 有权
公开(公告)号：JP2003531509A
公开(公告)日：2003-10-21
申请号：JP2001520946
申请日：2000-08-30
申请人：クイックロジックコーポレイション
发明人：ジェームズアプランド， , ケビンケイ．イー， , デイビッドディー．イートン， , パナワルジエス．エヌ．グナラトナ， , アンドリューケイ．チャン， , マイケルダブリュ．ディニ， , イー．トーマスハート， , ニールエイ．パルマー， , ケット−チョンヤップ，
IPC分类号： H03K19/173 , H03K19/177
CPC分类号： H03K19/1776 , H03K19/17732 , H03K19/17744
摘要： (57)【要約】フィールドプログラマブルゲートアレイのようなプログラム可能回路とＡＳＩＣ型デバイスのような専用デバイスが単一の集積回路上にアンチヒューズを基礎としたインターフェースと共に一体的に結合されている。専用デバイスと通信を行う形態特定可能な非揮発性メモリも該集積回路上に位置されている。該プログラム可能回路用のプラットフォームは既存のプログラム可能回路の半割り部分であり、それはプログラム可能回路を工作する必要性を取除いている。プログラム可能回路は、専用デバイスにおけるクロックネットワークからのみならずクロック端子からのクロック信号を受取るクロックネットワークを有している。専用デバイスとプログラム可能回路との間のインターフェースはテスト回路を具備するバッファと共に多数の導体を有している。テスト回路はＰＭＯＳテストトランジスタとＮＭＯＳテストトランジスタとを有しており、それらは導体へ結合されているアンチヒューズをプログラミングすることなしにバッファのテストを行うことを可能とする。周辺部周り及びプログラム可能回路と専用デバイスとの間のインターフェース内における入力／出力端子をＪＴＡＧレジスタを使用してテストする。ＪＴＡＧレジスタを介してのテスト信号の経路はプログラム可能デバイス及び専用デバイスの両方の周辺部周り又はプログラム可能デバイス及び専用デバイスのうちの１つのみの周辺部周り及びインターフェースを介して通過するように選択可能である。

14. 发明专利

JP5927012B2 再構成可能な半導体装置有权
标题翻译：可重构的半导体器件
公开(公告)号：JP5927012B2
公开(公告)日：2016-05-25
申请号：JP2012090623
申请日：2012-04-11
申请人：太陽誘電株式会社
发明人：佐藤正幸 , 佐藤幸志
IPC分类号： H03K19/177 , G01R31/28
CPC分类号： H03K19/17728 , G06F11/277 , H03K19/17732 , H03K19/003 , H03K19/1776

15. 发明专利

JP2012519914A Modular digital signal processing circuit having a selectively available dedicated connected between the circuit modules 有权
公开(公告)号：JP2012519914A
公开(公告)日：2012-08-30
申请号：JP2011553075
申请日：2010-03-03
申请人：アルテラコーポレイションAltera Corporation
发明人：ヒュンイー， , キオーンストレイカー， , シュレイマンシリデミルソイ， , フォルカーマウアー， , マーティンラングハマー， , イ−ウェンリン， , ヘンリーワイ．ルイ， , デイビッドルイス， , ワイ−ボアレオン，
IPC分类号： G06F7/00 , H03H17/02
CPC分类号： H03K5/1252 , G06F7/5324 , G06F2207/382 , H03K19/17732
摘要：所望の場合に、より大きな（例えば、より複雑および／またはより演算上正確な）ＤＳＰ演算を行うように、より簡単に連動することができるデジタル信号処理（「ＤＳＰ」）回路ブロックを提供する。これらのＤＳＰブロックはまた、あるブロックを使用できないにもかかわらず（例えば、回路欠陥のために）、複数のそのようなブロックをつなぎ合わせることを容易にする冗長回路を含んでもよい。シストリックレジスタが、シストリック型の有限インパルス応答（「ＦＩＲ」）デジタルフィルタを実装するよう、ブロックの使用を容易にするために、ＤＳＰブロックの中の種々のポイントに含まれてもよい。

17. 发明专利

JP4170226B2 Initialization and processing of Fpga and the embedded circuit 有权
公开(公告)号：JP4170226B2
公开(公告)日：2008-10-22
申请号：JP2003561097
申请日：2002-12-20
申请人：ザイリンクスインコーポレイテッドXilinx Incorporated
发明人：シュルツ，デービッド・ピィ
IPC分类号： H01L21/82 , H03K19/173 , G06F15/78 , H03K19/177
CPC分类号： H03K19/17772 , G06F15/7867 , H03K19/17732 , H03K19/17736 , H03K19/17744

19. 发明专利

JP2007215161A Specialized processing block for programmable logic device 有权
标题翻译：专用加工块可编程逻辑器件
公开(公告)号：JP2007215161A
公开(公告)日：2007-08-23
申请号：JP2006344566
申请日：2006-12-21
申请人： Altera Corp , アルテラコーポレイションAltera Corporation
发明人： LANGHAMMER MARTIN , LEE KWAN YEE MARTIN , AZGOMI ORANG , STREICHER KEONE , LIN YI-WEN
IPC分类号： H03K19/173 , G06F7/00 , G06F17/10
CPC分类号： H03K19/17732 , G06F7/527 , G06F7/5272
摘要： PROBLEM TO BE SOLVED: To provide a specialized processing block for a programmable logic device. SOLUTION: The specialized processing block for the programmable logic device incorporates a fundamental processing unit that performs a sum of two multiplications, adding the partial products of both multiplications, without computing the individual multiplications. Such fundamental processing units consume less area than conventional separate multipliers and adders. The specialized processing block, further, has input and output stages, as well as a loopback function, to allow the block to be configured for various digital signal processing operations. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：为可编程逻辑器件提供专门的处理块。解决方案：可编程逻辑器件的专用处理块包含一个基本处理单元，它执行两次乘法和的总和，加上两个乘法的部分乘积，而不计算各个乘法。这种基本处理单元消耗的面积小于传统的单独乘法器和加法器。此外，专用处理块具有输入和输出级以及环回功能，以允许块被配置用于各种数字信号处理操作。版权所有（C）2007，JPO＆INPIT

20. 发明专利

JP2007522699A Integrated circuit with dsp slices cascading 有权
公开(公告)号：JP2007522699A
公开(公告)日：2007-08-09
申请号：JP2006547306
申请日：2004-12-21
申请人：ザイリンクスインコーポレイテッドXilinx Incorporated
发明人：ウォン，ジェニファー , シムキンス，ジェームス・エム , チン，アルビン・ワイ , ニュー，バーナード・ジェイ , ヤング，スティーブン・ピィ
IPC分类号： H03K19/173 , G06F15/78 , G06F15/80 , H01L21/82 , H03K19/177
CPC分类号： H03K19/17736 , G06F15/7867 , H03K19/17732 , H03K19/17796
摘要：さまざまなサイズおよび複雑性を有するＤＳＰ回路を作成するためにカスケード接続され得るＤＳＰスライスの列を備えた集積回路（ＩＣ）を記載する。各ＤＳＰスライスは、複数のオペランド入力ポートおよびスライス出力ポートを含み、それらのすべては、汎用のルーティングおよび論理リソースにプログラマブルに接続される。オペランドポートは、処理のためにオペランドを受取り、スライス出力ポートは、処理された結果を搬送する。各スライスは加えて、それぞれのスライス出力ポートに接続されてこの実施例では累積関数をサポートするフィードバックポートと、上流スライスの出力ポートに接続されてカスケード接続をサポートするカスケード入力ポートとを含む。

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