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1. 发明专利

JP6372202B2 受信装置、送信装置、および通信システム审中-公开
公开(公告)号：JP6372202B2
公开(公告)日：2018-08-15
申请号：JP2014139812
申请日：2014-07-07
申请人：ソニー株式会社
发明人：高橋宏雄
IPC分类号： H04L25/02 , H04L7/00
CPC分类号： H04L7/0041 , G06F1/12 , G06F13/42 , G06F13/4291 , H03K5/159 , H03K2005/00019 , H04L1/0067

2. 发明专利

JP2018029256A 遅延回路、発振回路、およびブーストコンバータ审中-公开
公开(公告)号：JP2018029256A
公开(公告)日：2018-02-22
申请号：JP2016160059
申请日：2016-08-17
申请人：株式会社東芝
发明人：小川太一 , 上野武司 , 板倉哲朗 , 渡辺理 , 宮崎隆行 , 富山陽介
IPC分类号： H02M3/155 , H03K3/03 , H03K5/13
CPC分类号： H02M3/04 , H02M3/1563 , H03K3/037 , H03K5/159 , H03K2005/00013
摘要：【課題】本発明の実施形態は、キャパシタの充放電による消費電力を削減することができる遅延回路等を提供する。【解決手段】本発明の一実施形態としての遅延回路は、第1の入力信号に基づく第1の出力信号を出力する第1の出力端子を有する第1の論理回路と、定常状態において、前記第1の出力信号を反転させた第2の出力信号を出力する第2の出力端子を有する第2の論理回路と、一端が第1の電位に接続された第1および第2のキャパシタと、前記第1の出力端子および前記第2の出力端子の一方に前記第1のキャパシタを接続し、残りの一方に前記第2のキャパシタを接続する接続回路と、を備え、前記接続回路は、入力された第1の接続制御信号に基づき、前記第1のキャパシタの接続先と、前記第2のキャパシタの接続先とを入れ替える。【選択図】図1

3. 发明专利

JP5917710B2 AD変換器有权
标题翻译： AD转换器
公开(公告)号：JP5917710B2
公开(公告)日：2016-05-18
申请号：JP2014541863
申请日：2012-10-17
申请人：ルネサスエレクトロニクス株式会社
发明人：出口和亮 , 伊藤正雄
IPC分类号： H03M1/38
CPC分类号： H03M1/002 , H03K5/159 , H03M1/0624 , H03M1/125 , H03M1/462 , H03M1/38

4. 发明专利

JP3991589B2 The clock generation circuit and a semiconductor integrated circuit using the same 有权
标题翻译：空值
公开(公告)号：JP3991589B2
公开(公告)日：2007-10-17
申请号：JP2000596437
申请日：2000-01-28
申请人：セイコーエプソン株式会社
发明人：敏正薄井
IPC分类号： G06F1/04 , G06F1/08 , H03K5/00 , H03K5/13 , H03K5/159 , H04B15/04
CPC分类号： G06F1/08 , H03K5/133 , H03K5/159 , H03K2005/00058 , H04B15/04 , H04B2215/064 , H04B2215/067

5. 发明专利

JP2018198105A 低読み出し電力を備えたメモリシステム有权
公开(公告)号：JP2018198105A
公开(公告)日：2018-12-13
申请号：JP2017109618
申请日：2017-06-02
申请人：力旺電子股▲ふん▼有限公司 , eMemory Technology Inc.
发明人： ▲呉▼ 柏慶
IPC分类号： G11C7/06 , G11C8/12 , G11C16/28 , G11C7/10
CPC分类号： G11C7/065 , G11C5/145 , G11C5/147 , G11C7/06 , G11C7/062 , G11C7/12 , G11C7/14 , G11C7/18 , G11C7/22 , G11C11/419 , G11C16/28 , G11C17/165 , G11C17/18 , G11C29/78 , G11C2013/0042 , G11C2207/002 , G11C2207/005 , G11C2211/4013 , H01L23/5252 , H01L27/11206 , H01L29/0649 , H01L29/0847 , H01L29/1095 , H01L29/1608 , H01L29/165 , H01L29/42376 , H01L29/7848 , H01L29/7851 , H02M3/07 , H02M2003/075 , H03K3/012 , H03K5/134 , H03K5/159 , H03K17/687 , H03K2005/00195
摘要：【課題】低読み出し電力を備えたメモリシステムを提供する。【解決手段】メモリシステムは、第1メモリバンクMBAと、第1経路セレクタYP1と、第2メモリバンクMBBと、第2経路セレクタYP2と、検知装置100とを含む。第1メモリバンクは、複数の第1メモリセルMCA(M、N)を含む。第2メモリバンクは、複数の第2メモリセルMCB(M、N)を含む。第1経路セレクタは、複数の第1ビットラインBLA1〜BLANを介して複数の第1メモリセルに結合された複数の入力端子と、2つの出力端子とを含む。第2経路セレクタは、複数の第2ビットラインを介して複数の第2メモリセルに接続された複数の入力端子と、2つの出力端子とを含む。検知装置は、必要な動作に応じて、第1バンクセレクタ及び第2バンクセレクタの出力端子が結合されており、基準電流源と2つのバンクセレクタの端子のうちの2つから出力される電流の差を検出する。【選択図】図1

6. 发明专利

JP6309093B2 増幅回路および超音波プローブ有权
公开(公告)号：JP6309093B2
公开(公告)日：2018-04-11
申请号：JP2016525640
申请日：2014-06-06
申请人：株式会社日立製作所
发明人：西元琢真 , 五十嵐豊 , 勝部勇作 , 今川健吾
IPC分类号： A61B8/13 , H03K4/94
CPC分类号： A61B8/4461 , A61B8/00 , A61B8/461 , A61B8/467 , A61B8/54 , A61B8/56 , H03K3/012 , H03K4/94 , H03K5/003 , H03K5/159 , H03K19/017509

7. 发明专利

JP2017118414A 半導体装置审中-公开
公开(公告)号：JP2017118414A
公开(公告)日：2017-06-29
申请号：JP2015253805
申请日：2015-12-25
申请人：ルネサスエレクトロニクス株式会社 , Renesas Electronics Corp
发明人： TAKEUCHI MIKI , SHIMADA MASAKI , OKAGAKI TAKESHI , TAKAZAWA YOSHIO
IPC分类号： H03K3/354 , G01R31/28
CPC分类号： H03K3/0315 , G01R31/2856 , H03K3/011 , H03K5/159
摘要：【課題】半導体装置が受けた電源電圧や環境温度の劣化ストレス累積値に基づいて摩耗故障を予測することが可能な半導体装置を提供することにある。【解決手段】半導体装置は、複数段のインバータを有するリングオシレータと、前記リングオシレータの発振周波数の電圧依存性および温度依存性を強調する制御回路、または、電圧依存性は強調しないで温度依存性を強調する制御回路と、を備える。【選択図】図2A

8. 发明专利

JP2011119631A Semiconductor device and method of transmitting signal thereof 审中-公开
标题翻译：半导体器件及其发送信号的方法
公开(公告)号：JP2011119631A
公开(公告)日：2011-06-16
申请号：JP2010051265
申请日：2010-03-09
申请人： Hynix Semiconductor Inc , 株式会社ハイニックスセミコンダクターHynix Semiconductor Inc.
发明人： DEN SHOKO
IPC分类号： H01L27/04 , G11C11/413 , G11C11/417 , H01L21/822
CPC分类号： G11C5/063 , H03K5/159 , H03K19/00323 , H03K2005/00078
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device for preventing a decline in the quality of signals because of crosstalk noise occurring between adjacent signals and a method of transmitting signals thereof. SOLUTION: A semiconductor device 100 having a plurality of transmission lines for transmitting a plurality of signals of the same kind includes: a first transmission line 150 configured to transmit a first signal IN1 while maintaining a same phase of the first signal IN1 within an entire transmission section; and second transmission lines 160a, 160b disposed adjacent to the first transmission line 150 and configured to transmit a second signal IN2 while inverting a phase of the second signal IN2 within a part of the entire transmission section. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：提供一种用于防止由于相邻信号之间发生的串扰噪声而引起的信号质量下降的半导体器件及其发送信号的方法。解决方案：具有用于传输同一种类的多个信号的多个传输线的半导体器件100包括：第一传输线150，被配置为传输第一信号IN1，同时保持第一信号IN1的相同相位，整个传输部分; 以及与第一传输线150相邻设置的第二传输线160a，160b，并且被配置为在整个传输部分的一部分内反转第二信号IN2的相位时发射第二信号IN2。版权所有（C）2011，JPO＆INPIT

9. 发明专利

JP2010114875A Duty detecting circuit and duty correcting circuit including the same 审中-公开
标题翻译：负责检测电路和占空比校正电路，包括它们
公开(公告)号：JP2010114875A
公开(公告)日：2010-05-20
申请号：JP2009108143
申请日：2009-04-27
申请人： Hynix Semiconductor Inc , 株式会社ハイニックスセミコンダクターHynix Semiconductor Inc.
发明人： SHIN DONG SUK
IPC分类号： H03K5/125 , G06F1/06 , H03K5/06 , H03K5/26
CPC分类号： H03K5/1565 , H03K5/159 , H03K5/26
摘要： PROBLEM TO BE SOLVED: To provide a duty correcting circuit accurately correcting duty by reducing a locking time of the duty correcting circuit, and correcting duty for clocks of various frequencies. SOLUTION: The duty correcting circuit includes: a duty adjusting unit 110 configured to adjust duty of an input clock CLK, CLKB in response to a duty adjustment code C and generate an output clock CLK_OUT, CLKB_OUT; a duty detecting unit 120 configured to measure a difference between a high pulse width and a low pulse width of the output clock and output the difference value S thereof; and an accumulating unit 130 configured to accumulate the difference value to generate the duty adjustment code. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：通过减少占空比校正电路的锁定时间和校正各种频率的时钟的占空比来提供正确校正占空比的占空比校正电路。解决方案：占空比校正电路包括：占空比调整单元110，被配置为响应于占空比调整代码C <1：5>调整输入时钟CLK，CLKB的占空比，并产生输出时钟CLK_OUT，CLKB_OUT; 负载检测单元120，被配置为测量输出时钟的高脉冲宽度和低脉冲宽度之差，并输出其差值S <1：4>; 以及累积单元130，其被配置为累积差值以生成占空比调整代码。版权所有（C）2010，JPO＆INPIT

10. 发明专利

JP2008305947A Delay measuring instrument, and semiconductor device 审中-公开
标题翻译：延迟测量仪器和半导体器件
公开(公告)号：JP2008305947A
公开(公告)日：2008-12-18
申请号：JP2007151388
申请日：2007-06-07
申请人： Panasonic Corp , パナソニック株式会社
发明人： KAWAMURA MAKOTO
IPC分类号： H01L21/822 , G01R31/28 , H01L21/66 , H01L21/82 , H01L27/04
CPC分类号： H03K5/159 , G01R31/31725 , G04F10/00
摘要： PROBLEM TO BE SOLVED: To provide a delay measuring instrument which can measure a delay value in a semiconductor device, suppresses an increase in circuit scale, and generates less noise.
SOLUTION: The delay measuring instrument A disposed in the semiconductor device includes a flip-flop (storage element) 1 which takes an input data value in at an edge of a clock CK and holds it, a delay element 2 connected to an inverted output terminal NQ of the flip-flop 1, a selector 3 which selects and outputs one of an external input data value Din and a delay output data value DL of the delay element 2 to the flip-flop 1, and a measurement result output terminal O1 connected to a non-inverted output terminal of the flip-flop 1. When a selection signal SE of the selector 2 is "1", the flip-flop 1 inputs the external input data value Din and takes it in at a leading edge of the clock CK. When the selection signal SE is "0", on the other hand, the delay output data DL is input and taken in at a leading edge of the clock CK.
COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：为了提供可以测量半导体器件中的延迟值的延迟测量仪器，抑制电路规模的增加，并且产生更少的噪声。解决方案：设置在半导体器件中的延迟测量仪器A包括：触发器（存储元件）1，其在时钟CK的边缘处获取输入数据值并保持它;延迟元件2连接到触发器1的反相输出端子NQ，选择器3，其向触发器1选择并输出延迟元件2的外部输入数据值Din和延迟输出数据值DL中的一个，以及测量结果输出端子O1连接到触发器1的非反相输出端。当选择器2的选择信号SE为“1”时，触发器1输入外部输入数据值Din并将其置于前导时钟CK的边沿。另一方面，当选择信号SE为“0”时，在时钟CK的前沿输入延迟输出数据DL。版权所有（C）2009，JPO＆INPIT

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