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1. 发明授权

EP3985671B1 MEMORY DEVICE INCLUDING PHASE CHANGE MEMORY CELL AND OPERATION METHOD THEREOF 有权
公开(公告)号：EP3985671B1
公开(公告)日：2024-10-09
申请号：EP21202523.3
申请日：2021-10-13
IPC分类号： G11C13/00
CPC分类号： G11C13/0004 , G11C13/0026 , G11C13/0028 , G11C13/0038 , G11C13/0069 , G11C13/0097 , G11C2013/009220130101 , G11C13/003 , G11C2213/7620130101 , G11C2013/007820130101 , G11C2213/1520130101 , G11C13/0061

2. 发明公开

EP3281202A1 TEMPERATURE COMPENSATION CIRCUITS 审中-实审转让
标题翻译：温度补偿电路
公开(公告)号：EP3281202A1
公开(公告)日：2018-02-14
申请号：EP15888693.7
申请日：2015-04-10
申请人： Hewlett Packard Enterprise Development LP
发明人： GE, Ning , YANG, Jianhua , HU, Miao , STRACHAN, John Paul
IPC分类号： G11C11/15 , G11C7/04
CPC分类号： G11C13/004 , G11C7/04 , G11C13/0007 , G11C13/0033 , G11C13/0038 , G11C13/0069
摘要： A temperature compensation circuit may comprise a temperature sensor to sense a temperature signal of a memristor crossbar array, a signal converter to convert the temperature signal to an electrical control signal, and a voltage compensation circuit to determine a compensation voltage based on the electrical control signal and pre-calibrated temperature data of the memristor crossbar array.

3. 发明公开

EP3154061A1 PROCÉDÉ ET CIRCUIT POUR CONTRÔLER LE COURANT DE PROGRAMMATION DANS UNE MATRICE DE MÉMOIRE NON VOLATILE 有权
标题翻译：方法和电路，用于控制程序的力量已经在易失性存储器MATRIX-NOT
公开(公告)号：EP3154061A1
公开(公告)日：2017-04-12
申请号：EP16192626.6
申请日：2016-10-06
申请人： COMMISSARIAT À L'ÉNERGIE ATOMIQUE ET AUX ÉNERGIES ALTERNATIVES
发明人： LEVISSE, Alexandre
IPC分类号： G11C13/00 , G11C11/16
CPC分类号： G11C5/147 , G11C11/1675 , G11C11/1697 , G11C13/0004 , G11C13/0007 , G11C13/0033 , G11C13/0038 , G11C13/0069 , G11C29/021 , G11C2013/0078 , G11C2213/72 , G11C2213/76 , H01L27/222 , H01L27/2481
摘要： L'invention concerne un dispositif mémoire comportant : une matrice mémoire à points d'intersection (100) ; un circuit d'alimentation en courant (302) adapté à fournir un courant de programmation (IWL) à une piste conductrice de rangée sélectionnée de la matrice pendant une opération de programmation pour changer l'état résistif d'une cellule mémoire sélectionnée couplée entre la piste conductrice de rangée sélectionnée et une piste conductrice de colonne sélectionnée ; un circuit de détection de courants de fuite (304) couplé aux pistes conductrices de colonne (104) excepté à la piste conductrice de colonne sélectionnée et adapté à détecter des courants de fuite pendant l'opération de programmation ; et un circuit de génération de limite de courant (308) adapté à générer une limite de courant (IL) sur la base de la somme des courants de fuite et d'un courant de référence (I REF ), et à fournir la limite de courant au circuit d'alimentation en courant (302) pour limiter le courant de programmation.
摘要翻译：具有存储器装置，一个交叉点存储器阵列; 电流供给电路angepasst编程手术来改变耦合在选择的行线和所述阵列的一个选择的列线之间的选择的存储单元的电阻状态中提供一个编程电流到所述阵列的一个选定的行线; 耦合到除了所选择的列线和angepasst列线的漏电流检测电路的编程操作期间检测的漏电流; 和一个电流限制电路生成angepasst以生成基于所述泄漏电流的总和和一个参考电流的电流限制，并且提供电流限制到电流供给电路，以限制所述编程电流。

4. 发明公开

EP3016108A1 Resistive memory system, driver circuit thereof and method for setting resistance thereof 审中-公开
标题翻译：电阻性存储器系统，驱动器电路，以及它们的用于调节其电阻的方法
公开(公告)号：EP3016108A1
公开(公告)日：2016-05-04
申请号：EP15150575.7
申请日：2015-01-09
申请人： Industrial Technology Research Institute
发明人： Tseng, Pei-Ling , Kuo, Chia-Chen , Sheu, Shyh-Shyuan , Chang, Meng-Fan
IPC分类号： G11C13/00
CPC分类号： G11C13/0038 , G11C2013/0078
摘要： A resistive memory system, a driver circuit thereof and a method for setting resistances thereof are provided. The resistive memory system includes a memory array, a row selection circuit, a first control circuit and a second control circuit. The memory array has a plurality of resistive memory cells. The row selection circuit is used for activating the resistive memory cells. The first control circuit and the second control circuit are coupled to the resistive memory cells. When each of resistive memory cells is set, the first control circuit and the second control circuit respectively provide a set voltage and a ground voltage to the each of resistive memory cells to form a set current, and the set current is clamped by at least one of the first control circuit and the second control circuit.
摘要翻译：本发明提供一种电阻性存储器系统，其驱动电路和用于设置其termoresistencias的方法。电阻式存储器系统包括：存储器阵列，行选择电路，第一控制电路和第二控制电路。该存储器阵列具有电阻式存储器单元的复数。行选择电路用于激活所述电阻式存储器单元。第一控制电路和第二控制电路被耦合到所述电阻式存储器单元。当每个电阻式存储单元的设置，第一控制电路及第二控制电路提供一组电压和地电压施加到每个电阻存储单元，以形成一组电流，该组电流由至少一个夹紧的第一控制电路和第二控制电路。

5. 发明公开

EP2777045A1 CIRCUIT DE POLARISATION ARRIERE D'INVERSEURS POUR REDUCTION DE LA CONSOMMATION D'UNE MÉMOIRE SRAM 有权
标题翻译： SCHALTUNGSANORDNUNG ZUR VORSPANNUNG DER INVERTERN-WANNEN ZUR REDUZIERUNG DES ENERGIEVERBRAUCHS EINES SRAMS
公开(公告)号：EP2777045A1
公开(公告)日：2014-09-17
申请号：EP12775242.6
申请日：2012-10-18
申请人： Commissariat à l'Énergie Atomique et aux Énergies Alternatives
发明人： THOMAS, Olivier , MAKOSIEJ, Adam , VLADIMIRESCU, Andrei
IPC分类号： G11C5/14 , G11C11/412 , H03K19/00 , G11C11/417
CPC分类号： H03K3/012 , G11C5/14 , G11C5/146 , G11C5/147 , G11C11/4074 , G11C11/41 , G11C11/412 , G11C11/417 , G11C13/0038 , G11C2207/2227
摘要： The invention relates to integrated CMOS circuits with very low power consumption at rest, and especially volatile SRAM memories. The inverters of the circuit are formed by an nMOS transistor and a pMOS transistor. According to the invention, a biasing circuit applies a first reverse bias voltage NBIAS to the wells of the nMOS transistors and a second reverse bias voltage PBIAS to the wells of the pMOS transistors. The biasing circuit comprises: a detecting array (SN) formed by many inverters in parallel, having a common output (SN_out) delivering a logic signal the value of which depends on the reverse bias voltages applied to the array; a circuit (CTRL, SA) for producing incrementing or decrementing pulses, controlled by the output of the detecting array; and an integrating circuit (BFP, BFN) connected to the pulse producing circuit, in order to produce and gradually vary, incrementally in response to these pulses, a biasing voltage PBIAS and a biasing voltage NBIAS.
摘要翻译：提供空闲时具有非常低的消耗的CMOS集成电路，特别是SRAM易失性存储器。电路的反相器由NMOS晶体管和PMOS晶体管组成。偏置电路将第一后偏置电压NBIAS施加到NMOS晶体管的阱，并将第二后偏置电压PBIAS施加到PMOS晶体管的阱。偏置电路包括：由许多并联的反相器组成的检测阵列，具有提供逻辑信号的公共输出，该逻辑信号的值取决于施加到阵列的后偏置电压，用于产生由输出控制的递增或递减脉冲的电路以及与脉冲产生电路连接的积分电路，用于响应于这些脉冲，偏置电压PBIAS和偏置电压NBIAS逐渐增加产生和变化。

6. 发明公开

EP2109936A4 MULTIPLE POLARITY REVERSIBLE CHARGE PUMP CIRCUIT AND RELATED METHODS 有权转让
标题翻译：具有多极性可逆的充和和相关程序浦电路
公开(公告)号：EP2109936A4
公开(公告)日：2011-09-28
申请号：EP07865875
申请日：2007-12-19
申请人： SANDISK 3D LLC
发明人： AL-SHAMMA ALI , SCHEUERLEIN ROY E
IPC分类号： H03L7/093
CPC分类号： H02M3/073 , G11C5/145 , G11C13/0038 , G11C2213/77 , H02M2003/071

7. 发明授权

EP1701356B1 Memory cell and memory device 有权转让
标题翻译：存储器单元和存储器装置
公开(公告)号：EP1701356B1
公开(公告)日：2008-11-05
申请号：EP06011957.5
申请日：2003-06-25
申请人： Sharp Kabushiki Kaisha
发明人： Inoue, Koji , Hamaguchi, Koji
IPC分类号： G11C11/15 , G11C13/02
CPC分类号： G11C13/0007 , G11C13/0038 , G11C13/0069 , G11C2013/0071 , G11C2013/009 , G11C2213/31 , G11C2213/79

8. 发明公开

EP1376598A1 Memory cell and memory device 有权
标题翻译： Speicherzelle und Speichervorrichtung
公开(公告)号：EP1376598A1
公开(公告)日：2004-01-02
申请号：EP03254030.4
申请日：2003-06-25
申请人： SHARP KABUSHIKI KAISHA
发明人： Inoue, Koji , Hamaguchi, Koji
IPC分类号： G11C11/15 , G11C13/02
CPC分类号： G11C13/0007 , G11C13/0038 , G11C13/0069 , G11C2013/0071 , G11C2013/009 , G11C2213/31 , G11C2213/79
摘要： The present invention provides a memory cell having a variable resistor (Rc) as a memory element, and also provides a memory device comprising the memory cells. The variable resistor (Rc) is made of a thin-film material (for example, PCMO) or the like having a perovskite structure. So the memory cell can operate at a low voltage and can be highly integrated. The memory cell MC is formed of a combination of a current controlling device (Qc) and a variable resistor. A field-effect transistor, diode or bipolar transistor is used as the current controlling device (Qc). The current controlling device (Qc) is connected in series with the current path of the variable resistor (Rc) so as to control a current flowing through the variable resistor (Rc).
摘要翻译：本发明提供一种具有可变电阻器（Rc）作为存储元件的存储单元，并且还提供包括存储器单元的存储器件。可变电阻器（Rc）由具有钙钛矿结构的薄膜材料（例如PCMO）等制成。因此，存储器单元可以在低电压下工作并且可以高度集成。存储单元MC由电流控制装置（Qc）和可变电阻器的组合构成。使用场效晶体管，二极管或双极晶体管作为电流控制装置（Qc）。电流控制装置（Qc）与可变电阻器（Rc）的电流路径串联连接，以控制流过可变电阻器（Rc）的电流。

9. 发明公开

EP3375022A1 IMPLEMENTATION OF VMCO AREA SWITCHING CELL TO VBL ARCHITECTURE 无效
公开(公告)号：EP3375022A1
公开(公告)日：2018-09-19
申请号：EP17706639.6
申请日：2017-02-09
申请人： SanDisk Technologies LLC
发明人： TANAKA, Yoichiro , CHEN, Yangyin , FU, Chu-Chen , PETTI, Christopher
IPC分类号： H01L45/00 , H01L27/24
CPC分类号： H01L27/2481 , G11C13/0007 , G11C13/0011 , G11C13/0026 , G11C13/0028 , G11C13/0038 , G11C13/004 , G11C13/0069 , G11C2213/32 , G11C2213/51 , G11C2213/71 , G11C2213/72 , G11C2213/79 , H01L23/528 , H01L23/53257 , H01L27/1214 , H01L27/2427 , H01L27/249 , H01L29/78642 , H01L45/04 , H01L45/08 , H01L45/085 , H01L45/1226 , H01L45/1233 , H01L45/124 , H01L45/1246 , H01L45/1253 , H01L45/141 , H01L45/146 , H01L45/1608 , H01L45/1683
摘要： Systems and methods for improving performance of a non-volatile memory that utilizes a Vacancy Modulated Conductive Oxide (VMCO) structure are described. The VMCO structure may include a layer of amorphous silicon (e.g., a Si barrier layer) and a layer titanium oxide (e.g., a TiO2 switching layer). In some cases, the VMCO structure or VMCO stack may use bulk switching or switching O-ion movements across an area of the VMCO structure, as opposed to switching locally in a constriction of vacancy formed filamentary path. A VMCO structure may be partially or fully embedded within a word line layer of a memory array.

10. 发明公开

EP3230984A4 APPARATUS FOR BOOSTING SOURCE-LINE VOLTAGE TO REDUCE LEAKAGE IN RESISTIVE MEMORIES 审中-公开
公开(公告)号：EP3230984A4
公开(公告)日：2018-07-04
申请号：EP15868238
申请日：2015-11-06
申请人： INTEL CORP
发明人： ARSLAN UMUT , DRAY CYRILLE
IPC分类号： G11C13/00
CPC分类号： G11C29/08 , G11C7/14 , G11C13/0033 , G11C13/0038 , G11C13/004 , G11C29/021 , G11C29/028 , G11C2029/5006
摘要： Described is an apparatus comprising a leakage tracker to track leakage of a column of resistive memory cells; and a circuit for adjusting voltage on a SourceLine (SL) of the column of resistive memory cells. Described is also an apparatus comprising: a memory array having rows and columns of resistive memory cells; a leakage tracker to track leakage current of a column of resistive memory cells associated with the memory array; and a circuit, coupled to the leakage tracker, for adaptively boosting voltage on a SL of the column of resistive memory cells during read operation.

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