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1. 发明公开

EP1748355A1 Dispositif d'interfaçage unidirectionnel de type FIFO entre un bloc maître et un bloc esclave, bloc maître et bloc esclave correspondants 有权
标题翻译：一种用于在主块和从块之间的单向接口连接FIFO类型的设备以及相应的从块
公开(公告)号：EP1748355A1
公开(公告)日：2007-01-31
申请号：EP06117750.7
申请日：2006-07-24
申请人： ATMEL NANTES SA
发明人： Garnier, Sylvain , Delalande, Thierry , Birsan, Laurentiu
IPC分类号： G06F5/06
CPC分类号： G06F5/10 , G06F2205/063 , G06F2205/065
摘要： L'invention concerne un dispositif d'interfaçage (23), du type permettant un interfaçage unidirectionnel entre un bloc maître (21) et un bloc esclave (22), et comprenant : un plan mémoire géré selon un mode « premier entré premier sorti », avec des pointeurs d'écriture et de lecture, et permettant de stocker des mots venant du bloc maître, via un bus d'entrée (FIFODin) ; un banc de registres de sortie pouvant contenir des mots lus dans le plan mémoire, et fournissant un signal de sortie (FIFODout) pouvant être lu par le bloc esclave ; et des moyens de réception de requêtes de lecture (FIFORdRq=1) provenant du bloc esclave et de requêtes d'écriture (FIFOWr=1) provenant du bloc maître, chaque requête de lecture requérant la lecture d'un groupe de mots. Selon l'invention, le dispositif d'interfaçage comprend en outre : des moyens de réception, pour chaque requête de lecture, de la taille (NbWords) du groupe de mots associé à la requête de lecture, la taille étant variable d'une requête de lecture à l'autre ; et des moyens d'acquittement de requêtes de lecture, générant pour chaque requête de lecture un signal d'acquittement avec une valeur « vrai » (FIFORdAck=1) si un nombre de mots au moins égal à la taille (NbWords) du groupe de mots associé à la requête de lecture est disponible sur le signal de sortie (FIFODout) du banc de registres de sortie.
摘要翻译：该装置具有用于从微处理器（21）存储字的存储器平面中，并通过协处理器（22）被读取提供关于输出信号（FIFODout）输出寄存器组。接收器接收读请求（FIFORdRq）的单词组的需要读取，从协处理器，并且该组的每个请求的大小。读请求确认单元基因速率，对于每个请求，确认与真值信号（FIFORdAck）如果字等于与所述请求相关联的组的大小的数目是可在输出信号。因此独立权利要求中包括了以下内容：（1）一个从设计成通过一个单向接口装置（2）的主单元，包括传输单元，其具有主单元配合部。

2. 发明公开

EP2862061A4 A VIRTUAL LOAD STORE QUEUE HAVING A DYNAMIC DISPATCH WINDOW WITH A UNIFIED STRUCTURE 审中-公开
标题翻译： SPEICHERWARTESCHLANGEFÜRVIRTUELLE最近的麻省理工学院VERSANDFENSTER MIT EINHEITLICHER STRUKTUR
公开(公告)号：EP2862061A4
公开(公告)日：2016-12-21
申请号：EP13803692
申请日：2013-06-13
申请人： SOFT MACHINES INC
发明人： ABDALLAH MOHAMMAD
IPC分类号： G06F9/38 , G06F9/30
CPC分类号： G06F9/30043 , G06F5/14 , G06F9/30145 , G06F9/3017 , G06F9/30185 , G06F9/3824 , G06F9/3826 , G06F9/3834 , G06F9/3836 , G06F9/3842 , G06F2205/063 , G06F2205/064
摘要： An out of order processor. The processor includes a virtual load store queue for allocating a plurality of loads and a plurality of stores, wherein more loads and more stores can be accommodated beyond an actual physical size of the load store queue of the processor; wherein the processor allocates other instructions besides loads and stores beyond the actual physical size limitation of the load/store queue; and wherein the other instructions can be dispatched and executed even though intervening loads or stores do not have spaces in the load store queue.
摘要翻译：一个乱序处理器。处理器包括用于分配多个负载和多个存储的虚拟加载存储队列，其中可以在处理器的加载存储队列的实际物理大小之外容纳更多的负载和更多存储; 其中所述处理器除了加载和存储之外分配超出所述加载/存储队列的实际物理大小限制的其他指令; 并且其中即使中间加载或存储在加载存储队列中没有空格，也可以调度和执行其他指令。

3. 发明公开

EP1708080A1 Configurable length first-in first-out memory 审中-公开
标题翻译： FIFO-Speicher mit konfigurierbarerLänge
公开(公告)号：EP1708080A1
公开(公告)日：2006-10-04
申请号：EP06111980.6
申请日：2006-03-30
申请人： STMicroelectronics Pvt. Ltd
发明人： Bahl, Swapnil , Singh, Balwant
IPC分类号： G06F5/10
CPC分类号： G06F5/10 , G06F2205/063
摘要： The present invention provides a configurable length First-in First-out memory comprising a memory core for storing the data; a write address counter connected to said memory core for counting the locations for writing the data; and a read address counter connected to said memory core for counting the locations for reading the data wherein said read address counter includes a comparator for generating synchronous reset for said read address counter and a selection means connected to said comparator for selecting user defined FIFO length or pre-programmed write address counter length.
摘要翻译：本发明提供了一种可配置长度的先进先出存储器，包括用于存储数据的存储器核心; 连接到所述存储器核心的写入地址计数器，用于对用于写入数据的位置进行计数; 以及连接到所述存储器核心的读地址计数器，用于对用于读取数据的位置进行计数，其中所述读地址计数器包括用于为所述读地址计数器产生同步复位的比较器，以及连接到所述比较器的选择装置，用于选择用户定义的FIFO长度或预编程写地址计数器长度。

4. 发明授权

EP0433520B1 Elastic configurable buffer for buffering asynchronous data 失效
标题翻译：用于缓冲异步数据弹性可配置缓冲存储器
公开(公告)号：EP0433520B1
公开(公告)日：1996-02-14
申请号：EP89480187.7
申请日：1989-12-22
申请人： International Business Machines Corporation
发明人： Munier, Jean-Marie , Pauporté, André , Poiraud, Clément
IPC分类号： G06F5/06
CPC分类号： G06F5/16 , G06F13/4059 , G06F2205/063

5. 发明公开

EP0433520A1 Elastic configurable buffer for buffering asynchronous data 失效
标题翻译： Elastischer konfigurierbarer Pufferspeicher zum Puffern von asynchronen Daten。
公开(公告)号：EP0433520A1
公开(公告)日：1991-06-26
申请号：EP89480187.7
申请日：1989-12-22
申请人： International Business Machines Corporation
发明人： Munier, Jean-Marie , Pauporté, André , Poiraud, Clément
IPC分类号： G06F5/06
CPC分类号： G06F5/16 , G06F13/4059 , G06F2205/063
摘要： An elastic buffer is provided between two busses working with independent clocking. The buffer is implemented by a piece of RAM memory (37) partitioned into sectors (41), each of which contains successive memory addresses. Each sector (41), can be alternatively written and read, so that at a given moment, a sector in write mode and a sector in read mode may coexist. Each sector is controlled by a mark flag (MF), a set flag corresponding to a fully written sector, and a reset flag corresponding to a sector that has been read onto the destination bus. The mark flag of each sector is set, respectively reset, upon the event of a move in pointer, respectively move out pointer, reaching the next adjacent sector. For a given elastic buffer size, the size of the sectors (41) and the number of mark flags are adaptable to the specifications of the data flow between the origin and destination busses.
摘要翻译：两台总线之间设有一个弹性缓冲器，可以独立运行。缓冲器由划分成扇区（41）的一块RAM存储器（37）实现，每个扇区（41）包含连续的存储器地址。可以替代地写入和读取每个扇区（41），使得在给定时刻，写入模式的扇区和读取模式中的扇区可以共存。每个扇区由标记标志（MF），对应于完全写入的扇区的设置标志以及对应于已经读取到目标总线上的扇区的复位标志来控制。每个扇区的标记标志分别在指针移动的情况下分别复位，分别移出指针，到达下一个相邻扇区。对于给定的弹性缓冲器大小，扇区（41）的大小和标记标志的数量适应于起始和目的地总线之间的数据流的规格。

6. 发明公开

EP0155370A3 Memory addressing circuit 失效
标题翻译：存储器寻址电路
公开(公告)号：EP0155370A3
公开(公告)日：1988-10-05
申请号：EP84114786
申请日：1984-12-05
申请人： Siemens Aktiengesellschaft
发明人： Alois, Rainer, Dipl. , Ulbrich, Walter, Dr.
IPC分类号： G06F12/00
CPC分类号： G06F5/10 , G06F12/0215 , G06F2205/063 , G11C8/04

7. 发明公开

EP2862062A4 A VIRTUAL LOAD STORE QUEUE HAVING A DYNAMIC DISPATCH WINDOW WITH A DISTRIBUTED STRUCTURE 有权转让
标题翻译： SPEICHERWARTESCHLANGEFÜRVIRTUELLE最新MIT DYNAMISCHEM VERSANDFENSTER MIT VERTEILTER STRUKTUR
公开(公告)号：EP2862062A4
公开(公告)日：2016-12-28
申请号：EP13804852
申请日：2013-06-11
申请人： SOFT MACHINES INC
发明人： ABDALLAH MOHAMMAD
IPC分类号： G06F9/38
CPC分类号： G06F9/3836 , G06F5/14 , G06F9/30043 , G06F9/3824 , G06F9/3826 , G06F9/3851 , G06F9/3855 , G06F2205/063 , G06F2205/064
摘要： An out of order processor. The processor includes a distributed load queue and a distributed store queue that maintain single program sequential semantics while allowing an out of order dispatch of loads and stores across a plurality of cores and memory fragments; wherein the processor allocates other instructions besides loads and stores beyond the actual physical size limitation of the load/store queue; and wherein the other instructions can be dispatched and executed even though intervening loads or stores do not have spaces in the load store queue.
摘要翻译：一个乱序处理器。处理器包括分布式负载队列和分布式存储队列，其维护单个程序顺序语义，同时允许跨多个核心和存储器片段的负载和存储的乱序分派; 其中所述处理器除了加载和存储之外分配超出所述加载/存储队列的实际物理大小限制的其他指令; 并且其中即使中间加载或存储在加载存储队列中没有空格，也可以调度和执行其他指令。

8. 发明公开

EP1658554A1 DYNAMIC MEMORY BUFFER 审中-公开
标题翻译：动态内存缓冲区
公开(公告)号：EP1658554A1
公开(公告)日：2006-05-24
申请号：EP04744751.1
申请日：2004-08-05
申请人： Koninklijke Philips Electronics N.V.
发明人： BURCHARD, Artur, T. , LUITJENS, Steven, B.
IPC分类号： G06F5/06
CPC分类号： G06F5/10 , G06F2205/063
摘要： There is described a dynamic memory buffer (30, 210) for buffering between one or more software applications (40) executing on computing means and one or more data generating and/or receiving devices (20) in communication through the buffer (30, 210) to the one or more applications (40), the buffer (30, 210) including buffer managing means (210) for controlling allocation of one or more portions of the buffer (30) to the one or more applications (40) so as to reduce power dissipation occurring within the one or more devices (20).

9. 发明公开

EP0013347A1 Dispositif à mémoire intermédiaire pour le transfert des données entre un processeur et un dispositif d'entrée/sortie 失效
标题翻译：用于处理器和输入/输出设备之间传输数据的中间存储装置。
公开(公告)号：EP0013347A1
公开(公告)日：1980-07-23
申请号：EP79104895.2
申请日：1979-12-04
申请人： International Business Machines Corporation
发明人： Heath, Chester A.
IPC分类号： G06F13/00
CPC分类号： G06F5/10 , G06F2205/063
摘要： Le dispositif comprend une mémoire intermédiaire (10), qui emmagasine temporairement une quantité prédéterminée de données pendant que s'effectue le transfert entre le processeur (12) et le dispositif d'entrée/sortie (14). Le circuit de commande (92,96,100,106) et le registre d'inventaire (42) assurent le maintien de cette quantité prédéterminée égale à une capacité d'emmagasinage de seuil qui peut être dynamiquement ajustée pour réduire au minimum les délais de remplissage de la mémoire (10) et les délais de démarrage des dispositifs d'entrée / sortie.

10. 发明公开

EP2862061A2 A VIRTUAL LOAD STORE QUEUE HAVING A DYNAMIC DISPATCH WINDOW WITH A UNIFIED STRUCTURE 审中-公开
标题翻译：存储队列与具有均匀结构的动态交付窗口为虚拟LAST
公开(公告)号：EP2862061A2
公开(公告)日：2015-04-22
申请号：EP13803692.6
申请日：2013-06-13
申请人： Soft Machines, Inc.
发明人： ABDALLAH, Mohammad
IPC分类号： G06F9/38
CPC分类号： G06F9/30043 , G06F5/14 , G06F9/30145 , G06F9/3017 , G06F9/30185 , G06F9/3824 , G06F9/3826 , G06F9/3834 , G06F9/3836 , G06F9/3842 , G06F2205/063 , G06F2205/064
摘要： An out of order processor. The processor includes a virtual load store queue for allocating a plurality of loads and a plurality of stores, wherein more loads and more stores can be accommodated beyond an actual physical size of the load store queue of the processor; wherein the processor allocates other instructions besides loads and stores beyond the actual physical size limitation of the load/store queue; and wherein the other instructions can be dispatched and executed even though intervening loads or stores do not have spaces in the load store queue.

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