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61. 发明公开

EP0974912A2 Fault resilient/fault tolerant computing 失效
标题翻译： Fehler-betriebssichere / Fehler tolerante Computerbetriebsmethode
公开(公告)号：EP0974912A2
公开(公告)日：2000-01-26
申请号：EP99122245.6
申请日：1994-11-15
申请人： MARATHON TECHNOLOGIES CORPORATION
发明人： Bissett, Thomas D. , McCollum, James D. , Glorioso, Robert M. , Tremblay, Glenn A. , Troiani, Mario , Fiorentino, Richard D. , McCauley, Diane T.
IPC分类号： G06F15/16 , G06F11/00 , G06F13/00 , G06F15/76
CPC分类号： G06F11/1658 , G06F1/14 , G06F11/1641 , G06F11/1645 , G06F11/1683 , G06F11/1687 , G06F11/1691 , G06F11/181 , G06F11/185 , G06F11/2005 , G06F11/2017
摘要： A method of synchronizing at least two computing elements (CE1, CE2) that each have clocks that operate asynchronously of the clocks of the other computing elements includes selecting one or more signals, designated as meta time signals, from a set of signals produced by the computing elements (CE1, CE2), monitoring the computing elements (CE1, CE2) to detect the production of a selected signal by one of the computing elements (CE1), waiting for the other computing elements (CE2) to produce a selected signal, transmitting equally valued time updates to each of the computing elements, and updating the clocks of the computing elements (CE1, CE2) based on the time updates. In a second aspect of the invention, fault resilient, or tolerant, computers (200) are produced by designating a first processor as a computing element (204), designating a second processor (202) as a controller, connecting the computing element (204) and the controller (202) to produce a modular pair, and connecting at least two modular pairs to produce a fault resilient or fault tolerant computer (200). Each computing element (202, 204) of the computer (200) performs all instructions in the same number of cycles as the other computing elements (202, 204). The computer systems include one or more controllers (202) and at least two computing elements (204).
摘要翻译：一种同步至少两个计算元件（CE1，CE2）的方法，每个计算元件（CE1，CE2）具有与其他计算元件的时钟异步工作的时钟，包括从一组信号中选择一个或多个指定为元时间信号的信号，计算元件（CE1，CE2），监视计算元件（CE1，CE2），以通过计算元件（CE1）之一检测所选信号的产生，等待其他计算元件（CE2）产生所选择的信号，向每个计算元件发送等价的时间更新，以及基于时间更新来更新计算元件（CE1，CE2）的时钟。在本发明的第二方面中，通过将第一处理器指定为计算元件（204），指定作为控制器的第二处理器（202）来产生故障恢复或容忍的计算机（200），连接所述计算元件（204 ）和控制器（202）以产生模块对，并且连接至少两个模块对以产生故障回复或容错计算机（200）。计算机（200）的每个计算元件（202,204）以与其它计算元件（202,204）相同的周期数执行所有指令。计算机系统包括一个或多个控制器（202）和至少两个计算元件（204）。

62. 发明公开

EP0747803A3 Clock for a fail-fast, fail-functional, fault-tolerant multiprocessor system 失效
标题翻译：对于快速丢失，功能缺失，容错多处理器系统时钟电路
公开(公告)号：EP0747803A3
公开(公告)日：1999-08-25
申请号：EP96304214.8
申请日：1996-06-06
申请人： TANDEM COMPUTERS INCORPORATED
发明人： Meyers, Steven C. , Brown, John Michael , Bruckert, William F. , Klecka, James Steven
IPC分类号： G06F1/10 , G06F11/16
CPC分类号： G01R31/31727 , G01R31/318533 , G06F1/12 , G06F11/004 , G06F11/10 , G06F11/1044 , G06F11/1604 , G06F11/1633 , G06F11/1645 , G06F11/165 , G06F11/1658 , G06F11/167 , G06F11/1679 , G06F11/1683 , G06F11/1687 , G06F11/1695 , G06F11/20 , G06F11/2043 , G06F11/2097 , G06F11/2736 , G06F12/0815 , G06F12/1483 , G06F2201/845 , H04L12/56 , H04L47/10 , H04L49/90 , H04L49/901 , H04L49/9057 , H04L69/40
摘要： A multiprocessor system includes a number of sub-processor systems, each substantially identically constructed, and each comprising a central processing unit (CPU), and at least one I/O device, interconnected by routing apparatus that also interconnects the sub-processor systems. A CPU of any one of the sub-processor systems may communicate, through the routing elements, with any I/O device of the system, or with any CPU of the system. Communications between I/O devices and CPUs is by packetized messages. Interrupts from I/O devices are communicated from the I/O devices to the CPUs (or from one CPU to another CPU) as message packets. CPUs and I/O devices may write to, or read from, memory of a CPU of the system. Memory protection is provided by an access validation method maintained by each CPU in which CPUs and/or I/O devices are provided with a validation to read/write memory of that CPU, without which memory access is denied.

63. 发明公开

EP0747820A3 Method of synchronizing a pair of central processor units for duplex, lock-step operation 失效
标题翻译：对于双面锁步操作的两个中央处理单元同步的方法
公开(公告)号：EP0747820A3
公开(公告)日：1999-08-18
申请号：EP96304176.9
申请日：1996-06-06
申请人： TANDEM COMPUTERS INCORPORATED
发明人： Jones, Curtis Willard, Jr. , Krause, John C. , Simpson, Michael P. , Watson, William Joel , Sonnier, David Paul , Baker, William Edward , Bunton, William Patterson , Fowler, Daniel L.
IPC分类号： G06F11/16
CPC分类号： G01R31/31727 , G01R31/318533 , G06F1/12 , G06F11/004 , G06F11/10 , G06F11/1044 , G06F11/1604 , G06F11/1633 , G06F11/1645 , G06F11/165 , G06F11/1658 , G06F11/167 , G06F11/1679 , G06F11/1683 , G06F11/1687 , G06F11/1695 , G06F11/20 , G06F11/2043 , G06F11/2097 , G06F11/2736 , G06F12/0815 , G06F12/1483 , G06F2201/845 , H04L12/56 , H04L47/10 , H04L49/90 , H04L49/901 , H04L49/9057 , H04L69/40
摘要： A method of synchronizing a pair of substantially identical processors for substantial lock-step operation is disclosed. One of the processors is operational, executing an instruction stream from a memory element exclusive to that processor; the other processor is in a wait state. The method involves copying the instruction and data content of the memory of the operating processor to the memory of the waiting processor in a manner that stores the transferred instructions and data in the memory of the waiting processor at locations that correspond to where the instructions and data are located in the memory of the operating processor. Thereafter, the operating processor will periodically send selected ones of the instructions and data to the waiting processor.

64. 发明公开

EP0752656A2 Fail-fast, fail-functional, fault-tolerant multiprocessor system 失效
标题翻译： Schnell versagendes，funktionell versagendes fehlertolerantes Mehrprozessorsystem
公开(公告)号：EP0752656A2
公开(公告)日：1997-01-08
申请号：EP96304199.1
申请日：1996-06-06
申请人： TANDEM COMPUTERS INCORPORATED
发明人： Horst, Robert W.
IPC分类号： G06F11/16
CPC分类号： G01R31/31727 , G01R31/318533 , G06F1/12 , G06F11/004 , G06F11/10 , G06F11/1044 , G06F11/1604 , G06F11/1633 , G06F11/1645 , G06F11/165 , G06F11/1658 , G06F11/167 , G06F11/1679 , G06F11/1683 , G06F11/1687 , G06F11/1695 , G06F11/20 , G06F11/2043 , G06F11/2097 , G06F11/2736 , G06F12/0815 , G06F12/1483 , G06F2201/845 , H04L12/56 , H04L47/10 , H04L49/90 , H04L49/901 , H04L49/9057 , H04L69/40
摘要： A multiprocessor system includes a number of sub-processor systems, each substantially identically constructed, and each comprising a central processing unit (CPU), and at least one I/O device, interconnected by routing apparatus that also interconnects the sub-processor systems. A CPU of any one of the sub-processor systems may communicate, through the routing elements, with any I/O device of the system, or with any CPU of the system.
Communications between I/O devices and CPUs is by packetized messages. Interrupts from I/O devices are communicated from the I/O devices to the CPUs (or from one CPU to another CPU) as message packets.
CPUs and I/O devices may write to, or read from, memory of a CPU of the system. Memory protection is provided by an access validation method maintained by each CPU in which CPUs and/or I/O devices are provided with a validation to read/write memory of that CPU, without which memory access is denied.
摘要翻译：多处理器系统包括大量相同构造的多个子处理器系统，每个子处理器系统包括中央处理单元（CPU），以及至少一个I / O设备，其通过路由设备互连，该路由设备也互连子处理器系统。任何一个子处理器系统的CPU可以通过路由元件与系统的任何I / O设备或系统的任何CPU通信。 I / O设备和CPU之间的通信是分组消息。来自I / O设备的中断从I / O设备传送到CPU（或从一个CPU到另一个CPU）作为消息数据包。 CPU和I / O设备可以写入或读取系统的CPU的存储器。存储器保护由每个CPU维护的访问验证方法提供，其中CPU和/或I / O设备被提供有对该CPU的存储器的读/写的验证，没有哪个存储器访问被拒绝。

65. 发明公开

EP0606779A3 Improved phase comparator 失效
标题翻译：改进的相位比较器
公开(公告)号：EP0606779A3
公开(公告)日：1995-05-24
申请号：EP93310624.7
申请日：1993-12-30
申请人： DIGITAL EQUIPMENT CORPORATION
发明人： Hawkins, Thomas B.
IPC分类号： G06F11/16 , H03L7/087
CPC分类号： G06F1/12 , G06F11/006 , G06F11/1008 , G06F11/1044 , G06F11/1604 , G06F11/1633 , G06F11/1645 , G06F11/1654 , G06F11/1658 , G06F11/1679 , G06F11/1683 , G06F11/20 , G06F11/2205 , G06F13/28 , G06F13/4243 , H03D13/003 , H03L7/085 , H03L7/087 , H03L7/089
摘要： The apparatus includes a first means for providing a first clocking signal, a second means for providing a second clocking signal and means for providing an error signal responsive to an offset between edges of the first and second clocking signals. The error signal providing means is a phase comparator responsive to both the rising edges and the falling edges of each of the first and second clocking signals. It comprises first and third edge sensing means (320,321) for respectively sensing rising edges of the first and second clocking signals and second and fourth edge sensing means (322,323) for respectively sensing falling edges of the first and second clocking signals. The edge sensing means may comprise D-Type flip-flops. A first reset signal is generated in response to the detection that both output signals of the first and third edge sensing means are asserted. A second reset signal is generated in response to the detection that both output signals of the second and fourth edge sensing means are asserted.
摘要翻译：该设备包括用于提供第一时钟信号的第一装置，用于提供第二时钟信号的第二装置以及用于响应于第一和第二时钟信号的边沿之间的偏移提供误差信号的装置。误差信号提供装置是响应第一和第二时钟信号中的每一个的上升沿和下降沿两者的相位比较器。它包括用于分别感测第一和第二时钟信号的上升沿的第一和第三边缘感测装置（320,321）以及用于分别感测第一和第二时钟信号的下降沿的第二和第四边缘感测装置（322,323）。边缘感测装置可以包括D型触发器。响应于检测到第一和第三边缘感测装置的两个输出信号均被声明，产生第一复位信号。响应于检测到第二和第四边缘感测装置的两个输出信号都被断言，产生第二重置信号。

66. 发明公开

EP0650615A1 A FAULT-TOLERANT COMPUTER SYSTEM 失效
标题翻译：容错计算机系统。
公开(公告)号：EP0650615A1
公开(公告)日：1995-05-03
申请号：EP93917870.0
申请日：1993-07-19
申请人： INTEGRATED MICRO PRODUCTS LIMITED
发明人： WILLIAMS, Emrys John , LIDDELL, David Charles
IPC分类号： G06F11 , G05B9 , G06F1 , G06F13 , H02H3 , H03K19
CPC分类号： G06F11/1654 , G06F11/0709 , G06F11/079 , G06F11/10 , G06F11/1415 , G06F11/1604 , G06F11/1645 , G06F11/165 , G06F11/1658 , G06F11/1679 , G06F11/181 , G06F11/185 , G06F11/20
摘要： A fault-tolerant computer architecture is described wherein the effect of hardware faults is diminished. The architecture employs a main data bus having a plurality of interface slots for interconnecting conventional computer sub-systems. The number and type of sub-systems may vary considerably, however, a central processor sub-system which encompasses the inventive elements of the invention is always included. The central processor sub-system employs a plurality of central processing modules operating in parallel in a substantially synchronized manner. One of the central processing modules operates as a master central processing module, and is the only module capable of reading data from and writing data to the main data bus. The master central processing module is initially chosen arbitrarily from among the central processing modules. Each central processing module contains a means by which the module can compare data on the main data bus with data on a secondary bus within each module in order to determine if there is an inconsistency indicating a hardware fault. If such an inconsistency is detected, each module generates state outputs which reflect the probability that a particular module is the source of the fault. A synchronization bus which is separate from the main data bus interconnects the central processing modules and transmits the state outputs from each module to every other central processing module.

67. 发明公开

EP0306211A3 Synchronized twin computer system 失效
标题翻译：同步双计算机系统
公开(公告)号：EP0306211A3
公开(公告)日：1990-09-26
申请号：EP88307865.1
申请日：1988-08-25
申请人： DIGITAL EQUIPMENT CORPORATION
发明人： Bruckert, William F. , Bissett, Thomas D. , Mazur, Dennis , Munzer, John
IPC分类号： G06F11/16
CPC分类号： G06F1/12 , G06F1/16 , G06F11/076 , G06F11/0796 , G06F11/08 , G06F11/10 , G06F11/1044 , G06F11/14 , G06F11/1633 , G06F11/1645 , G06F11/165 , G06F11/1658 , G06F11/1679 , G06F11/22 , G06F11/2205 , G06F2201/88
摘要： A dual processor computer system includes a first processing system having a central processing unit which executes a series a data processing instructions, a data bus system for transferring data to and from the first central processing unit, a memory unit coupled to the first central processing unit, and a cross-link communications element for transferring data into and out of the first processing system. A similarly configured second processing system, operating independently of the first processing system, is also provided. The cross-link communications element associated with the second processing system is coupled to the cross-link communication element of the first processing system, for transferring data into the second processing system from the first processing system and for transferring data into the first processing system from the second computer system.

68. 发明公开

EP0281890A3 Sicherheitsschaltwerk mit mehreren dieselben Daten verarbeitenden Mikrocomputern 失效
标题翻译：具有多个微处理器的安全电路设备处理相同的数据
公开(公告)号：EP0281890A3
公开(公告)日：1990-08-01
申请号：EP88103025.8
申请日：1988-02-29
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： Gronemeyer, Michael
IPC分类号： G06F11/16 , G06F11/26
CPC分类号： G06F11/1645 , G06F11/0796 , G06F11/2215
摘要： Mehrkanalige Sicherheitsschaltwerke erfordern Vergleicher für an den Prozeß auszugebende Daten, damit rechtzeitig eine Signaldivergenz erkannt und möglicherweise falsche Informationen vom Prozeß ferngehalten werden können. Gefordert wird eine datenflußunabhängige Überprüfung der Vergleicher. Ein von dem Vergleicher (VG1) bei ordnungsgerechtem Betrieb der zu überwachenden Mikrocomputer (MR1, MR2) ausgegebenes Freigabesignal (FG1) wird mittelbar über ein UND-Glied (UD1) an Ausgangssignalumsetzer (AR) ausgegeben. Das UND-Glied (UD1) wird durch eine Testschaltung (TSG1) beaufschlagt, die bistabiles Verhalten hat. Sie bewertet eine vom Mikrocomputer (MR1) ausgegebene Schlüsselinformation (SN1), die als Quittung einer vorgegebenen Rechnerroutine des Mikrocomputers (MR1) gilt. In Abhängigkeit davon wird für das UND-Glied (UD1) ein Einschaltkennzeichen abgegeben. Die Anwendung obengenannter Sicherheitsschaltwerke bietet sich besonders bei Prozeßsteuerungen an mit Sicherheitsverantwortung, z.B. bei der Eisenbahnsignaltechnik.

69. 发明公开

EP0281890A2 Sicherheitsschaltwerk mit mehreren dieselben Daten verarbeitenden Mikrocomputern 失效
标题翻译： Sicherheitsschaltwerk mit mehreren dieselben Daten verarbeitenden Mikrocomputern。
公开(公告)号：EP0281890A2
公开(公告)日：1988-09-14
申请号：EP88103025.8
申请日：1988-02-29
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： Gronemeyer, Michael
IPC分类号： G06F11/16 , G06F11/26
CPC分类号： G06F11/1645 , G06F11/0796 , G06F11/2215
摘要： Mehrkanalige Sicherheitsschaltwerke erfordern Vergleicher für an den Prozeß auszugebende Daten, damit rechtzeitig eine Signaldivergenz erkannt und möglicherweise falsche Informationen vom Prozeß ferngehalten werden können. Gefordert wird eine datenflußunabhängige Überprüfung der Vergleicher.
Ein von dem Vergleicher (VG1) bei ordnungsgerechtem Betrieb der zu überwachenden Mikrocomputer (MR1, MR2) ausgegebenes Freigabesignal (FG1) wird mittelbar über ein UND-Glied (UD1) an Ausgangssignalumsetzer (AR) ausgegeben. Das UND-Glied (UD1) wird durch eine Testschaltung (TSG1) beaufschlagt, die bistabiles Verhalten hat. Sie bewertet eine vom Mikrocomputer (MR1) ausgegebene Schlüsselinformation (SN1), die als Quittung einer vorgegebenen Rechnerroutine des Mikrocomputers (MR1) gilt. In Abhängigkeit davon wird für das UND-Glied (UD1) ein Einschaltkennzeichen abgegeben.
Die Anwendung obengenannter Sicherheitsschaltwerke bietet sich besonders bei Prozeßsteuerungen an mit Sicherheitsverantwortung, z.B. bei der Eisenbahnsignaltechnik.
摘要翻译：多通道安全切换装置需要比较器才能将数据输出到过程中，以便可以及时识别信号发散，并且可能会将错误的信息项目远离过程。这需要对比较器进行与数据流无关的检查。当待监视的微机（MR1，MR2）正常工作时由比较器（VG1）输出的释放信号（FG1）通过与门（UD1）间接地输出到输出信号转换器（AR）。具有双稳特性的测试电路（TSG1）连接到与门（UD1）。测试电路对由微计算机（MR1）输出的密钥信息项（SN1）进行评估，该微计算机被计数为微计算机（MR1）的预定计算机程序的确认。根据这一点，输出与门（UD1）的使能码。上述安全切换装置，特别是在具有安全责任的过程控制的情况下，例如在铁路信令的情况下可以使用。

70. 发明公开

EP0075278A1 Procédé de synchronisation de deux microprocesseurs 失效
标题翻译： Verfahren zur Synchronisierung zweier Mikroprozessoren。
公开(公告)号：EP0075278A1
公开(公告)日：1983-03-30
申请号：EP82108541.2
申请日：1982-09-16
申请人： CGEE ALSTHOM Société anonyme dite:
发明人： Boissard, Daniel
IPC分类号： G06F11/16
CPC分类号： G06F11/16 , G06F11/1645 , G06F11/1679
摘要： La présente invention concerne un procédé pour synchroniser deux microprocesseurs (100, 200) cadencés par une horloge commune (300) c'est-à-dire pour les amener à faire des tâches déterminées au cours d'un même microcycle d'horloge (300).
Ce procédé consiste à munir chaque microprocesseur (100, 200) d'un registre de synchronisation (105, 205) qu'il peut armer et désarmer et qui peut être lu par l'autre microprocesseur (200, 100) et à commander périodiquement à chaque microprocesseur (100, 200) d'armer et désarmer son registre de synchronisation (105, 205) puis d'effectuer deux lectures successives du registre de synchronisation (205, 105) de l'autre microprocesseur (200, 100), l'un (100) des microprocesseurs opérant avec un programme bouclé de longueur fixe, l'autre (200) avec un programme bouclé de longueur variable plus ou moins long que le programme bouclé de longueur fixe tant que les registres de synchronisation (105, 205) ne leur apparaissent pas constamment armés à la lecture.
摘要翻译： 1.一种用于使每个具有其程序并且基于定义其机器周期的持续时间的公共时钟（300）的微循环操作的两个微处理器（100,200）同步的方法，其特征在于： - 提供每个微处理器（100,200）具有称为同步寄存器（105,205）的寄存器，该寄存器可以通过刻录第一值而被激活，并通过第二值的铭文而被去激活，并且其内容可被另一个微处理器读取 200,100）， - 以这样的方式控制微处理器（100,200），使得它们参与其中一个称为第一微处理器（100）的同步过程： - 执行同步寄存器（205）的两个连续读取操作，被称为第二微处理器的另一个微处理器（200），这两个读取操作间隔有通过第一微处理器（100）的机器周期计数的微循环的整数N1， - 激活在其第二微处理器（200）的同步寄存器（205）的第一读取操作之后通过其机器周期计数的微循环的整数N 2之后的同步寄存器（105）， - 在其之后，使其同步寄存器（105）失活通过其同步寄存器（105）的有效启动，通过其机器周期计数N3 + 1个微循环， - 在通过其机器周期从其同步的有效激活计数的微循环的整数N4之后重复上述三个操作寄存器（105），只要第二微处理器（200）的同步寄存器（205）在其执行的两个连续读取操作期间不被持续地激活，并且一旦同步第二微处理器（200）的寄存器（205）似乎不断被激活，这使得第一微处理器能够找到其在相对于第二微处理器（200）的同步过程中的位置等待通过其机器周期从其同步寄存器（105）的失活计数的微循环的整数N5，以恢复同步状态并接管而在这个非常同步的过程中，被称为第二微处理器（200）的另一个微处理器（200）激活其同步寄存器（205）， - 在通过其微计算机计数的微循环的整数N1 + 1之后，使其同步寄存器（205）失活在其同步寄存器（205）的激活之后的机器周期， - 在通过其机器周期从有效的计数器计数的微循环的整数N2之后，执行第一微处理器（100）的同步寄存器（105）的两个连续的读取操作激活其同步寄存器（205），这两个读取操作间隔有微循环的N3整数通过其机器周期计数的数据， - 在与N4不同的N6个微循环之后重复这三个操作，差异N6-N4的绝对值是相对于N2 + N4的素数，只要第一微处理器（100）的同步寄存器（105）在其执行的这两个连续读取操作期间不断地激活同步状态，则从其第一读操作开始，借助其机器周期对微循环进行计数，并且一旦第一微处理器（100）的同步寄存器（105）看起来一直被激活，从而使得第二微处理器能够相对于第一微处理器的同步过程找到其位置（ 100），等待从第二次读取操作开始通过其机器周期计数的微循环的整数N5 + 1，以恢复同步并接管其计划。

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