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21. 发明公开

EP1482548A1 A method of manufacturing a wafer 有权
标题翻译： Verfahren zur Herstellung von Halbleiterscheiben
公开(公告)号：EP1482548A1
公开(公告)日：2004-12-01
申请号：EP03291252.9
申请日：2003-05-26
申请人： S.O.I. Tec Silicon on Insulator Technologies S.A.
发明人： Maurice, Thibaut , Cayrefourcq, Ian , Fournel, Franck
IPC分类号： H01L21/762 , H01L21/20
CPC分类号： H01L21/76254
摘要： The present invention relates to a method of manufacturing a wafer in which a heterogeneous material compound is split at a pre-determined splitting area of the compound, and the compound is subject to a thermal treatment. It is the object of the present invention to provide an easy and effective method of splitting a heterogeneous material compound with a reduced risk of an undefined breaking of the compound. The object is solved by a method of the above-mentioned type characterised in that the thermal treatment comprises: an annealing of the compound which is stopped before a splitting of the compound; and an irradiation of the compound with photons in order to obtain a splitting of the compound at the pre-determined splitting area.
摘要翻译：该方法包括退火异质材料化合物，其中退火步骤在化合物分裂之前停止。退火步骤以高达99％的化合物分裂的热分裂能量的能量进行。用光子照射材料化合物以在预定的分裂区域（5）处分裂化合物。

22. 发明公开

EP1443550A1 A method for fabricating a strained crystalline layer on an insulator, a semiconductor structure therefor, and a fabricated semiconductor structure 审中-公开
标题翻译：一种制备在绝缘体上的结晶应力层，半导体结构为此和由此制得的半导体结构的方法
公开(公告)号：EP1443550A1
公开(公告)日：2004-08-04
申请号：EP03290231.4
申请日：2003-01-29
申请人： S.O.I. Tec Silicon on Insulator Technologies S.A.
发明人： Aulnette, Cécile , Mazuré, Carlos
IPC分类号： H01L21/762 , H01L21/20
CPC分类号： H01L21/76259 , H01L21/02381 , H01L21/02395 , H01L21/0245 , H01L21/02455 , H01L21/02502 , H01L21/0251 , H01L21/02532 , H01L21/02658 , H01L21/76254
摘要： The present invention relates to a method for fabricating a strained crystalline layer on an insulator, to a semiconductor structure for fabricating a strained crystalline layer on an insulator, and to a semiconductor structure which is fabricated therewith. It is the object of the present invention to provide a semiconductor structure and an easy method for fabricating a semiconductor structure having a high crystal quality and having a high strained crystal semiconductor layer on top of an insulator. The object is solved by a method and a semiconductor structure for fabricating a strained crystalline layer on an insulator, the method comprising: providing a semiconductor donor substrate comprising germanium and/or an A(III)-B(V)-semiconductor, providing at least one first crystalline epitaxial layer, in a first step, wherein the content of germanium and/or the A(III)-B(V)-semiconductor of a buffer layer of the first layer is decreased during the first step; providing at least one insulator layer, in a second step; wherein the first layer is provided between the substrate and the insulator layer; splitting of the first layer, in a third step; and providing at least one second crystalline epitaxial layer on the split first layer, in a fourth step. The object of the invention is further solved by a method and a semiconductor structure for fabricating a strained crystalline layer on an insulator, the method comprising: providing a semiconductor donor substrate comprising germanium and/or an A(III)-B(V)-semiconductor; providing at least one first crystalline epitaxial layer, in a first step, wherein the content of germanium and/or the A(III)-B(V)-semiconductor of the first layer is decreased during the first step; wherein the first layer is provided between the donor substrate and the second layer; providing at least one second crystalline epitaxial layer, in a second step; providing at least one insulator layer, in a third step, wherein the second layer is provided between the first layer and the insulator layer; and splitting the structure between the first layer and the second layer, in a fourth step.
摘要翻译：本发明涉及一种方法，用于在绝缘体上制造应变结晶层，在半导体结构上的绝缘体上制造应变晶体层，以及在半导体结构中的所有其与那里制造。本发明目的在于提供一种半导体结构及其制造具有高结晶质量的半导体结构，并且具有在绝缘体的顶部上的高应变单晶半导体层的简单方法的对象。提供半导体施主衬底包括锗和/或A（III）-B（V） - 半导体，是提供：该目的通过一种方法和用于在绝缘体上制造应变结晶层的半导体结构，所述方法包括求解至少一个第一晶体外延层，在第一步骤中，worin锗的内容和/或所述第一层的缓冲层的A（III）-B（V） - 半导体在第一步骤期间被降低; 提供至少一个绝缘体层，在第二步骤; worin在衬底与绝缘体层之间的第一层; 第一层中，在第三步骤中的分割; 并且提供所述第一分离层上的至少一个第二晶体外延层，在第四步骤。本发明的目的还通过一种方法和用于在绝缘体上制造应变结晶层的半导体结构来解决，所述方法包括：提供半导体施主衬底包括锗和/或A（III）-B（V） - 半导体; 提供至少一个第一结晶外延层，在第一步骤中，worin锗的内容和/或所述第一层的A（III）-B（V） - 半导体在第一步骤期间被降低; worin在施主衬底和所述第二层之间的第一层; 提供至少一个第二晶体外延层，在第二步骤; 提供至少一个绝缘体层，在第三步骤中，worin所述第二层在所述第一层和所述绝缘层之间; 和分裂第一层和第二层之间的结构，在第四步骤。

23. 发明公开

EP1437764A1 A compliant substrate for a heteroepitaxy, a heteroepitaxial structure and a method for fabricating a compliant substrate 审中-公开
标题翻译：的柔性基板的异质外延，异质结构和一种制造贴合基板的方法
公开(公告)号：EP1437764A1
公开(公告)日：2004-07-14
申请号：EP03290072.2
申请日：2003-01-10
申请人： S.O.I. Tec Silicon on Insulator Technologies S.A.
发明人： Akatsu, Takeshi
IPC分类号： H01L21/20 , H01L21/762
CPC分类号： H01L21/76259 , C30B29/60 , H01L21/2654 , H01L21/76254
摘要： The present invention relates to a compliant substrate for a heteroepitaxy, a heteroepitaxial structure and a method for fabricating a compliant substrate for a heteroepitaxy. It is the object of the present invention to provide a compliant substrate, a heteroepitaxial structure and a method for fabricating a compliant substrate allowing a heteroepitaxial layer to be brought onto a compliant substrate with a very low defect rate and a high rate of reproduction and efficiency. The object is solved by a compliant substrate for a heteroepitaxy, a heteroepitaxial structure and a method for fabricating a compliant substrate for a heteroepitaxy, wherein the compliant substrate comprises a carrier substrate; a buried layer; and a single-crystalline top layer; wherein the buried layer is between the carrier substrate and the top layer, and a region in the top layer and/or a region at or near an interface between the buried layer and the top layer is weakened.
摘要翻译：的柔性基板（1）包括载体衬底（2），埋层（3），和单晶顶层（4）。掩埋层是载体基板和顶层之间。处或界面（6）附近的顶层和/或区域（5）的区域（13）是所述掩埋层和所述顶层之间减弱。独立权利要求中包括了：（1）异质结构，其包括柔性基板，在顶部层的顶部上的第二单晶外延层。所述第二层的晶格常数是从没有顶层的不同;以及（2）的制造兼容的基材包括：使基底结构与载体基底和顶层之间埋层，并在顶层和/或弱化的区域处或附近区域至掩埋层和顶层之间的接口。

24. 发明公开

EP1411342A1 Method of evaluating a particle concentration in an atmosphere of a clean-room or a mini-environment 有权
标题翻译：用于确定在一个干净的房间或小环境的大气颗粒的浓度的方法
公开(公告)号：EP1411342A1
公开(公告)日：2004-04-21
申请号：EP02292518.4
申请日：2002-10-11
申请人： S.O.I. Tec Silicon on Insulator Technologies S.A.
发明人： Maleville, Christophe
IPC分类号： G01N15/06 , G01N1/22
CPC分类号： G01N15/0606 , G01N1/2202 , G01N2001/2223 , H01J49/0027
摘要： A method of evaluating a particle concentration, in particular of boron or phosphor, in an atmosphere of a clean room comprises the steps of exposing a test surface (2) of a test substrate (1), e.g. a Si-wafer, to said atmosphere (7) for a test time (step b'); catching and conserving a particle amount at the test substrate (1) at the end of said test time; analysing the particle amount, preferably by means of Secondary Ion Mass Spectroscopy SIMS (step g); and comparing the analysed particle amount with a particle amount analysed on a reference substrate (3) (step h). The particle amount at the test substrate (1) may be caught and conserved by bonding another test wafer (5) to the test surface (2) to form a bonded test wafer pair (step c) and by subsequent annealing (step d). The reference substrate (3) preferably undergoes the same treatment (step b). The test and reference substrates may initially be cleaned (step a). Prior to analysing the particle amount the bonded test wafer pair and the reference wafer pair may be separated (steps e and f).
摘要翻译：测试基板的表面暴露于大气中的测试时间以捕获颗粒。捕获颗粒的量进行了分析，并与参考衬底比较，以便确定在矿井环境颗粒的浓度。

25. 发明公开

EP2363879A3 Procédé de réalisation d'une structure multicouche avec détourage par effets thermomécaniques 审中-公开
标题翻译：通过热 - 机械效应与轮廓铣削的多层结构体的制造过程
公开(公告)号：EP2363879A3
公开(公告)日：2012-02-22
申请号：EP11151327.1
申请日：2011-01-18
申请人： S.O.I. Tec Silicon on Insulator Technologies
发明人： Vaufredaz, Alexandre , Molinari, Sébastien
IPC分类号： H01L21/762
CPC分类号： H01L21/76256 , H01L21/304 , H01L27/1464
摘要： L'invention concerne un procédé de réalisation d'une structure multicouche (130) comprenant:
- le collage (S1) d'une première plaque (110) sur une deuxième plaque (120), au moins la première plaque présentant un bord chanfreiné (117a, 117b), l'interface de collage présentant une énergie d'adhésion inférieure ou égale à 1 J/m 2 ,
- l'amincissement (S3, S4) de la première plaque (110) pour former une couche transférée (115).
Avant l'amincissement de la première plaque (110), une étape de détourage du bord de la première plaque (110) est réalisée avec une roue (150) dont la surface de travail (151) comprend des particules abrasives d'une taille moyenne supérieure ou égale à 800 mesh ou inférieure ou égale à 18 microns, ladite étape de détourage étant réalisée avec une vitesse de descente de la roue supérieure ou égale à 5 micromètres par seconde, la descente de la roue dans la première plaque étant en outre stoppée à une hauteur (h 110 ) de l'interface de collage inférieure ou égale 30 µm.

26. 发明公开

EP2330616A3 A method of rapidly thermally annealing multilayer wafers with an edge 审中-公开
标题翻译：弗兰克·温泉
公开(公告)号：EP2330616A3
公开(公告)日：2011-12-07
申请号：EP10176486.8
申请日：2003-11-03
申请人： S.O.I. Tec Silicon on Insulator Technologies
发明人： Neyret, Eric , Malleville, Christophe
IPC分类号： H01L21/324 , H01L21/762 , H01L21/67
CPC分类号： H01L21/3247 , H01L21/67103 , H01L21/76251 , H01L21/76254
摘要： The invention provides a method of thermally treating a multilayer wafer (10) with an edge, the wafer being made of materials selected from semiconductive materials and the method being characterized in that during annealing heating is adapted locally and selectively at the edge to take account of the local difference in heat absorption by the edge.
摘要翻译：由半导体材料制成的多层冠状晶片（10）的快速热处理的特征在于，在退火期间，加热在局部和选择性地适应于冠的水平面，以便考虑到局部差异热吸收还包括用于热处理方法中的热连续性结构的独立权利要求，其中结构的尺寸适于帮助在晶片上建立与其余部分基本相同的冠温度晶圆表面。

27. 发明公开

EP2346078A1 Memory cell in which the channel passes through a buried dielectric layer 审中-公开
标题翻译：具有浮体，其中，所述导管穿过掩埋介电层及其制造方法的存储单元及其
公开(公告)号：EP2346078A1
公开(公告)日：2011-07-20
申请号：EP10193846.2
申请日：2010-12-06
申请人： S.O.I. Tec Silicon on Insulator Technologies
发明人： Mazure, Carlos , Ferrant, Richard
IPC分类号： H01L27/108 , H01L29/78 , H01L29/10 , H01L29/423 , H01L29/786 , H01L21/762 , H01L29/73 , H01L21/84 , H01L27/12 , H01L27/07 , H01L21/336 , H01L29/788
CPC分类号： H01L29/7841 , H01L21/76264 , H01L21/84 , H01L27/0711 , H01L27/10802 , H01L27/1203 , H01L29/1037 , H01L29/1083 , H01L29/4236 , H01L29/66825 , H01L29/7302 , H01L29/7881
摘要： The invention relates, according to a first aspect, to a memory cell comprising:
- a semiconductor-on-insulator substrate comprising a thin layer of semiconductor material separated from a base substrate by an insulating layer (BOX);
- an FET transistor comprising a source region (S) and a drain region (D) that are arranged at least essentially in the thin layer of the semiconductor-on-insulator substrate, a channel (C) in which a trench is made, and a gate region (G) in the trench,
characterized in that the trench extends into the depth of the base substrate beyond the insulating layer (BOX) and in that the channel extends between the source region and the drain region at least essentially beneath the insulating layer. The invention also extends to a memory array comprising a plurality of memory cells according to the first aspect of the invention and also to a process for fabricating such a memory cell.
摘要翻译：本发明涉及，gemäß第一方面，涉及一种存储器单元，包括： - 一个半导体绝缘体上的基板由包括从基底基板分离的半导体材料的薄层在绝缘层（BOX）; - 在FET晶体管，其包括源极区域（S）和漏极区域（D）也被在其中的沟槽由与半导体绝缘体上的基板，一个信道（C）的薄层至少基本上布置，并在沟槽中的栅区（G），其特征做了沟槽延伸超过该绝缘层（BOX）的基础基板的深度和DASS沟道至少基本上在源极区域和漏极区域之间延伸的绝缘的下方层。因此，本发明延伸到一个存储器阵列，其包括gemäß本发明的和因此的第一方面的方法用于制造检查的存储器单元的存储器单元的复数。

28. 发明公开

EP2346048A1 Data comparison device in CAM on isolated semiconductor substrate 审中-公开
标题翻译： CAM-Speicher auf isoliertem Halbleiter-Substrat中的Daten-Vergleichs-Vorrichtung
公开(公告)号：EP2346048A1
公开(公告)日：2011-07-20
申请号：EP10193856.1
申请日：2010-12-06
申请人： S.O.I. Tec Silicon on Insulator Technologies
发明人： Mazure, Carlos , Ferrant, Richard
IPC分类号： G11C15/04 , H04L12/56
CPC分类号： G11C15/046 , H04L45/7453
摘要： The invention relates, according to a first aspect, to a device for comparing data in a content-addressable memory, comprising:
- a memory cell formed by a first transistor storing a data bit (BIT) and a second transistor storing the complement of the data bit (BITb), the transistors being produced on a semiconductor-on-insulator substrate and each of the transistors having a front control gate and a back control gate that can be controlled to block the transistor;
- a comparison circuit configured to:
o operate the first and second transistors in read mode by applying to the front control gate of each of the transistors a nominal read voltage while controlling the back control gate of each of the transistors, one with the proposed bit (DATA), the other with the complement of the proposed bit (DATAb) to block the passing transistor among said transistors if the proposed bit (DATA) and the stored bit (BIT) correspond; and
o detect the presence or absence of current on a source line linked to the source of each of the transistors to indicate whether the proposed bit (DATA) and the stored bit (BIT) are identical or not.
摘要翻译：本发明涉及根据第一方面的用于比较内容可寻址存储器中的数据的装置，包括：存储单元，由存储数据位（BIT）的第一晶体管和存储第数据位（BITb），所述晶体管是在绝缘体上半导体衬底上产生的，并且所述晶体管中的每一个具有可控制的晶体管的前控制栅极和后控制栅极; - 比较电路，其被配置为：o以读取模式操作所述第一和第二晶体管，通过在控制每个晶体管的反控制栅极的同时施加到每个晶体管的每个晶体管的前控制栅极，一个具有所提出的位（DATA），如果所提出的位（DATA）和存储位（BIT）对应，则与提出的位（DATAb）的补码相对应以阻止所述晶体管中的通过晶体管; 并且o检测连接到每个晶体管的源极的源极线上是否存在电流，以指示所提出的位（DATA）和存储的位（BIT）是否相同。

29. 发明公开

EP2333815A1 Procédé de détourage d'un substrat chanfreiné. 审中-公开
标题翻译： Verfahren zur Entfernung derSchrägkanteeines Substrats
公开(公告)号：EP2333815A1
公开(公告)日：2011-06-15
申请号：EP10187969.0
申请日：2010-10-19
申请人： S.O.I. Tec Silicon on Insulator Technologies
发明人： Schwarzenbach, Walter , Alami-Idrissi, Aziz , Chibko, Alexandre , Kerdiles, Sébastien
IPC分类号： H01L21/02 , H01L21/762
CPC分类号： H01L21/02032 , H01L21/76254
摘要： L'invention concerne un procédé de détourage d'un substrat chanfreiné (4).
Ce procédé est remarquable en ce qu'il comprend les étapes suivantes consistant à :
- déposer une couche d'un matériau de protection sur une zone annulaire périphérique dudit substrat (4), à l'aide d'un plasma,
- réaliser une gravure partielle dudit matériau de protection à l'aide d'un plasma, de façon à n'en conserver qu'un anneau (60) sur la face avant (41) dudit substrat (4), cet anneau (60) s'étendant à distance du bord (43) du substrat, et à définir ainsi une zone annulaire périphérique accessible (400'),
- graver à l'aide d'un plasma, une épaisseur du matériau constituant ledit substrat à détourer (4), au niveau de ladite zone annulaire périphérique accessible (400') du substrat (4),
- retirer ledit anneau de matériau de protection (60) à l'aide d'un plasma.
Applications dans le domaine de l'électronique, l'optique ou l'optoélectronique.
摘要翻译：该方法包括在斜面基板（4）的周边环形区域上沉积保护材料层。保护材料被部分蚀刻以保留设置在基板的正面（41）上并从基板的边缘（43）延伸的保护材料环（60），以限定减少的外围环形区域（400） '）。在还原区产生部分蚀刻等离子体，以蚀刻在一定厚度下在还原区中暴露的材料，并且使用等离子体去除环。部分蚀刻等离子体可以是氧基等离子体，基于氩和六氟化硫的混合物蚀刻等离子体或基于氮和三氟甲烷混合物的蚀刻等离子体。还包括用于制造衬底的方法的独立权利要求。

30. 发明公开

EP2249389A2 Photodetecting device 审中-公开
标题翻译：光电探测器
公开(公告)号：EP2249389A2
公开(公告)日：2010-11-10
申请号：EP10174657.6
申请日：2004-02-25
申请人： S.O.I. Tec Silicon on Insulator Technologies
发明人： Dupont, Frédéric , Cayrefourcq, Ian
IPC分类号： H01L27/146
CPC分类号： H01L27/14687 , H01L27/1464
摘要： The invention concerns a method of manufacturing a photodetecting device, characterized in that it comprises the following steps:
(a) providing a first wafer (I), comprising the following steps:
- forming a photosensitive layer (1) made of a material chosen from crystalline semiconductor materials, on a first substrate (5);
- forming a first electrode layer (7) made of an electrically conductive material on the photosensitive layer (1);

(b) providing a second wafer (II), comprising the following steps:
- forming a circuit layer (2) including electronic components on a holding substrate (9),
- forming a field isolation layer (3) covering the circuit layer (2);

(c) bonding the first wafer (I) and the second wafer (II) so as to form a structure comprising successively the holding substrate (9), the circuit layer (2), the field isolation layer (3), the first electrode layer (7), the photosensitive layer (1), and the first substrate (5);
(d) removing the first substrate (5);
(e) forming electrically conductive via (40) so as to electrically connect the photosensitive layer (1) to inputs of some electronic components of the circuit layer (2).
(f) forming a second electrode layer (8) made of a transparent electrical conductive material, such as ITO, on the photosensitive layer (1).
摘要翻译：本发明涉及制造光电检测装置的方法，其特征在于它包括以下步骤：（a）提供第一晶片（I），其包括以下步骤： - 形成光敏层（1），其由选自在第一衬底（5）上形成结晶半导体材料; - 在感光层（1）上形成由导电材料制成的第一电极层（7）; （b）提供第二晶片（II），包括以下步骤： - 在保持衬底（9）上形成包括电子组件的电路层（2）; - 形成覆盖电路层（2）的场隔离层）; （c）将所述第一晶片（I）和所述第二晶片（II）粘结在一起，以形成包括依次包括所述保持衬底（9），所述电路层（2），所述场隔离层（3），所述第一电极（7），感光层（1）和第一基板（5）; （d）去除第一基板（5）; （e）形成导电通路（40），以便将光敏层（1）电连接到电路层（2）的一些电子元件的输入端。（f）在感光层（1）上形成由诸如ITO之类的透明导电材料制成的第二电极层（8）。

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