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    • 7. 发明授权
      US06911842B1 Low jitter clock for a physical media access sublayer on a field programmable gate array 有权
    • Low jitter clock for a physical media access sublayer on a field programmable gate array
    • 用于现场可编程门阵列上的物理介质访问子层的低抖动时钟
    • US06911842B1
    • 2005-06-28
    • US10090239
    • 2002-03-01
    • Atul V. Ghia , Vasisht M. Vadi , Adebabay M. Bekele , Philip D. Costello , Hare K. Verma
    • Atul V. Ghia , Vasisht M. Vadi , Adebabay M. Bekele , Philip D. Costello , Hare K. Verma
    • G06F1/04 , G06F1/10 , H03K17/693 , H03K19/173 , H03K19/77
    • G06F1/10
    • A programmable logic device (PLD) is provided that supports multi-gigabit transceivers (MGTs). The PLD includes one or more pairs of shared clock pads for receiving one or more high-quality differential clock signals. Dedicated clock traces couple each pair of shared clock pads to one or more MGTs on the PLD. Each MGT includes a clock multiplexer circuit, which allows one of the high-quality differential clock signals to be routed as a reference clock signal for the MGT. The clock multiplexer circuits are designed such that no significant jitter is added to the high-quality clock signals. The clock multiplexer circuits can also route general-purpose clock signals received by the PLD as lower quality reference clock signals for the MGTs. The reference clock signal routed by the clock multiplexer circuit can be stepped down to provide a reference clock for a physical coding sublayer of the MGT.
    • 提供了支持多千兆位收发器（MGT）的可编程逻辑器件（PLD）。 PLD包括用于接收一个或多个高质量差分时钟信号的一对或多对共享时钟焊盘。 专用时钟跟踪将每对共享时钟接口耦合到PLD上的一个或多个MGT。 每个MGT包括时钟多路复用器电路，其允许将高质量差分时钟信号中的一个作为MGT的参考时钟信号进行路由。 时钟多路复用器电路被设计成使得高质量时钟信号不会增加显着的抖动。 时钟多路复用器电路还可以将由PLD接收的通用时钟信号作为MGT的较低质量参考时钟信号。 可以降低由时钟多路复用器电路路由的参考时钟信号，为MGT的物理编码子层提供参考时钟。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 9. 发明授权
      US5883852A Configurable SRAM for field programmable gate array 失效
    • Configurable SRAM for field programmable gate array
    • 可编程SRAM用于现场可编程门阵列
    • US5883852A
    • 1999-03-16
    • US28956
    • 1998-02-23
    • Atul V. Ghia , Paul Takao Sasaki
    • Atul V. Ghia , Paul Takao Sasaki
    • G11C7/10 , G11C8/16 , G11C11/417 , G11C11/419 , H03K19/177 , G11C8/00 , G11C16/04
    • H03K19/1776 , G11C11/417 , G11C11/419 , G11C7/1006 , G11C8/16
    • A configurable SRAM for a field programmable gate array. Two memory arrays each have a data input, a data output, a write enable input and port A and B address inputs. First and second address buses are selectively coupled to the port A and port B address inputs through multiplexers such that different configurations can be achieved. The multiplexers are controlled by a dual port/single port steering signal and a x1/x2 steering signal such that the following configurations can be achieved: 32 x1 dual port; 32 x1 single port and 16 x2 single port. In dual port configurations, simultaneous read and write operations to different cells can occur. In x2 configuration, each array is operated as an independent memory with its own address input, its own data output and its own data input. In x1 single port configuration, one data input line and one data output line and one address bus are shared between the two arrays, and an extra address bit is used to steer the write enable signals and the output multiplexer circuitry such the write enable signal reaches the proper array and the data output from the array being read reaches the shared output line.
    • 用于现场可编程门阵列的可配置SRAM。 两个存储器阵列各自具有数据输入，数据输出，写使能输入和端口A和B地址输入。 第一和第二地址总线通​​过复用器选择性地耦合到端口A和端口B的地址输入，使得可以实现不同的配置。 多路复用器由双端口/单端口转向信号和x1 / x2转向信号控制，从而可以实现以下配置：32 x1双端口; 32 x1单端口和16 x2单端口。 在双端口配置中，可能会发生对不同单元的同时读和写操作。 在x2配置中，每个阵列都作为具有自己的地址输入，自己的数据输出和自己的数据输入的独立存储器运行。 在x1单端口配置中，两个阵列之间共享一个数据输入线和一个数据输出线和一个地址总线，另外一个额外的地址位用于引导写使能信号和输出多路复用器电路，使写使能信号达到 正确的数组和正在读取的阵列的数据输出到达共享输出行。
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    • 10. 发明授权
      US5502670A Single cycle flush for RAM memory 失效
    • Single cycle flush for RAM memory
    • RAM存储器的单周期刷新
    • US5502670A
    • 1996-03-26
    • US346739
    • 1994-11-30
    • Pradip Banerjee , Atul V. Ghia , Simon Lau
    • Pradip Banerjee , Atul V. Ghia , Simon Lau
    • G11C11/41 , G11C7/20 , G11C7/00
    • G11C7/20
    • The present invention provides methods and apparatus for resetting all of the cells in a random access memory (RAM) during one clock cycle without requiring ancillary drivers. At the start of the reset cycle, each column in the memory array is selected to receive the reset value and then each data line in the array is driven low while the inverse of the data line is driven high. After a first predetermined delay, each word line is driven high and all of the memory cells are thus reset. The word lines are then driven low and after a second predetermined delay, the data lines are driven back to a high value. In this manner, each cell in the memory array is reset during one clock cycle.
    • 本发明提供了用于在一个时钟周期内复位随机存取存储器（RAM）中的所有单元的方法和装置，而不需要辅助驱动器。 在复位周期开始时，选择存储器阵列中的每列以接收复位值，然后数组中的每个数据线被驱动为低电平，而数据线的反相驱动为高电平。 在第一预定延迟之后，每个字线被驱动为高电平，并且所有存储器单元因此被复位。 然后，字线被驱动为低电平并且在第二预定延迟之后，数据线被驱动回到高值。 以这种方式，存储器阵列中的每个单元在一个时钟周期期间被复位。
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