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    • 3. 发明授权
      US5831870A Method and system for characterizing interconnect data within an integrated circuit for facilitating parasitic capacitance estimation 失效
    • Method and system for characterizing interconnect data within an integrated circuit for facilitating parasitic capacitance estimation
    • 用于表征集成电路内的互连数据以便于寄生电容估计的方法和系统
    • US5831870A
    • 1998-11-03
    • US726722
    • 1996-10-07
    • Alan Charles Folta , Sharad Mehrotra , Parsotam Trikam Patel , Paul Gerard Villarrubia
    • Alan Charles Folta , Sharad Mehrotra , Parsotam Trikam Patel , Paul Gerard Villarrubia
    • G06F17/50
    • G06F17/5081
    • A method and system for characterizing interconnect data within an integrated circuit in order to facilitate parasitic capacitance estimation is disclosed. An integrated circuit typically includes a substrate layer and several metal layers. In accordance with the method and system of the present invention, an overlapping area of interconnect wires is first identified within the integrated circuit. This overlapping area, which is a polygon, may be formed between the substrate layer and at least one interconnect wire in one of the several metal layers. The overlapping area may also be formed between two interconnect wires, each in a different one of the several metal layers. A netname for the overlapping area is then recorded. Finally, a netname of an interconnect wire in a metal layer that is at the same level of an interconnect wire within the overlapping area and an associated distance from each side of the overlapping area is recorded, for every interconnect wire within the overlapping area. By utilizing these recorded information, the parasitic capacitance of the integrated circuit can be estimated more efficiently.
    • 公开了一种用于表征集成电路内的互连数据以便于寄生电容估计的方法和系统。 集成电路通常包括基底层和几个金属层。 根据本发明的方法和系统，首先在集成电路内识别互连线的重叠区域。 作为多边形的该重叠区域可以形成在基板层和多个金属层之一中的至少一个互连线之间。 重叠区域也可以形成在两个互连线之间，每个布线在几个金属层中的不同的一个中。 然后记录重叠区域的网络名称。 最后，针对重叠区域内的每个互连线，记录金属层内的互连线的网络名称，该网络位于重叠区域内的互连线的相同电平以及与重叠区域的每一侧相关联的距离。 通过利用这些记录的信息，可以更有效地估计集成电路的寄生电容。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US5838582A Method and system for performing parasitic capacitance estimations on interconnect data within an integrated circuit 失效
    • Method and system for performing parasitic capacitance estimations on interconnect data within an integrated circuit
    • 用于对集成电路内的互连数据执行寄生电容估计的方法和系统
    • US5838582A
    • 1998-11-17
    • US726720
    • 1996-10-07
    • Sharad Mehrotra , Paul Gerard Villarrubia
    • Sharad Mehrotra , Paul Gerard Villarrubia
    • G06F17/50
    • G06F17/5081
    • A method and system for providing parasitic capacitance estimation on interconnect data for an integrated circuit is disclosed. An integrated circuit typically includes a substrate layer and several metal layers. In accordance with the method and system of the present invention, a center wire within one of the several metal layers is first identified. Then, a first capacitance value between a first wire and the center wire as well as a second capacitance value between a second wire and the center wire are determined. The first wire, the second wire, and the center wire are in the same metal layer. Next, a third capacitance value between a third wire and the center wire is determined. This third wire is in a metal layer located directly beneath the center wire. Finally, a fourth capacitance value between a fourth wire and the center wire is determined. The fourth wire is in a metal layer located directly above the center wire. If there are more than one wire within the metal layer directly above the center wire, the fourth capacitance value is distributed among all these wires. By so doing, the total parasitic capacitance for the center wire can be estimated by utilizing the first capacitance value, the second capacitance value, the third capacitance value, and the fourth capacitance value or the distributed fourth capacitance values.
    • 公开了一种用于为集成电路的互连数据提供寄生电容估计的方法和系统。 集成电路通常包括基底层和几个金属层。 根据本发明的方法和系统，首先确定几个金属层之一内的中心线。 然后，确定第一线和中心线之间的第一电容值以及第二线和中心线之间的第二电容值。 第一线，第二线和中心线在相同的金属层中。 接下来，确定第三线和中心线之间的第三电容值。 该第三根导线位于中心线正下方的金属层中。 最后，确定第四线和中心线之间的第四电容值。 第四根导线位于中心线正上方的金属层中。 如果在中心线正上方的金属层内存在多根线，则第四电容值分布在所有这些线之间。 通过这样做，可以通过利用第一电​​容值，第二电容值，第三电容值和第四电容值或分布的第四电容值来估计中心线的总寄生电容。
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    • 5. 发明授权
      US06601222B1 Coupled noise estimation and avoidance of noise-failure using global routing information 失效
    • Coupled noise estimation and avoidance of noise-failure using global routing information
    • 使用全局路由信息耦合噪声估计和避免噪声故障
    • US06601222B1
    • 2003-07-29
    • US09687132
    • 2000-10-13
    • Sharad Mehrotra , Parsotam Trikam Patel , David J. Widiger
    • Sharad Mehrotra , Parsotam Trikam Patel , David J. Widiger
    • G06F1750
    • G06F17/5036 , G06F17/5077
    • Disclosed is a method for pre-design estimation of coupling noise and avoidance of coupling noise failures in interconnects. An initial routing of a plurality of nets is estimated utilizing global paths. Then, the worst-case and average-case models for various parameters of each net are evaluated. With these models, a noise analysis is completed by which a determination is made whether coupling noise of any one of the nets is above a threshold level for noise-induced failure (i.e., a noise-failure threshold). When it is determined that the estimated coupling noise of a net falls below the noise-failure threshold, a response mechanism is triggered for later implementation during detailed routing of the nets to prevent the coupling noise from reaching the noise-failure threshold.
    • 公开了一种用于耦合噪声的预设计估计和避免互连中的耦合噪声故障的方法。 使用全局路径来估计多个网络的初始路由。 然后，对每个网络的各种参数的最坏情况和平均情况模型进行评估。 利用这些模型，完成噪声分析，通过该噪声分析确定任何一个网络的耦合噪声是否高于用于噪声引起的故障（即，噪声失效阈值）的阈值电平。 当确定网络的估计耦合噪声低于噪声失效阈值时，在网络的详细路由期间触发响应机制以供稍后实现，以防止耦合噪声达到噪声失效阈值。
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    • 6. 发明授权
      US06523149B1 Method and system to improve noise analysis performance of electrical circuits 失效
    • Method and system to improve noise analysis performance of electrical circuits
    • 改善电路噪声分析性能的方法和系统
    • US06523149B1
    • 2003-02-18
    • US09666272
    • 2000-09-21
    • Sharad Mehrotra , Mark W. Wenning , David J. Widiger
    • Sharad Mehrotra , Mark W. Wenning , David J. Widiger
    • G06F1750
    • G06F17/5036
    • A method, system and apparatus is provided to perform noise analysis of electrical circuits. The method and system partitions an original multi-port circuit to a reduced circuit model having a specific layout configuration. The reduced circuit model may have a variety of configurations. Then an input signal is applied to a first port of the reduced circuit model using the specific layout configuration and an output signal is measured from a second port of the reduced circuit model. The process continues until all input ports which may contribute noise to the circuit are measured and then the results are calculated to determine the total output of simulated noise experienced by the circuit. The calculated output results of the reduced circuit model are then used to determine whether the original circuit is designed to withstand the quantity of noise experienced by the reduced circuit model.
    • 提供了一种方法，系统和装置来执行电路的噪声分析。 该方法和系统将原始多端口电路分为具有特定布局配置的简化电路模型。 简化电路模型可以具有各种配置。 然后使用特定布局配置将输入信号施加到减小电路模型的第一端口，并且从简化电路模型的第二端口测量输出信号。 该过程继续进行，直到可能对电路产生噪声的所有输入端口进行测量，然后计算结果以确定电路经历的模拟噪声的总输出。 然后，使用降低电路模型的计算输出结果来确定原始电路是否被设计成承受减小电路模型所经历的噪声量。
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