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    • 44. 发明授权
      US06172937B2 Multiple synthesizer based timing signal generation scheme 有权
    • Multiple synthesizer based timing signal generation scheme
    • 基于多合成器的定时信号生成方案
    • US06172937B2
    • 2001-01-09
    • US09309049
    • 1999-05-10
    • Alper Ilkbahar , Simon M. Tam , Ian A. Young
    • Alper Ilkbahar , Simon M. Tam , Ian A. Young
    • G11C800
    • G06F1/06
    • A multiple synthesizer based timing signal generation scheme is described that allows accurate data and strobe generation in high speed source synchronous system interfaces. Multiple loop locked clock synthesizers (e.g., phase locked loops, delay locked loops) are used to generate multiple clock signals. Data and strobe signals are triggered off of transitions of one of the clock signals. Because multiple loop locked clock synthesizers are used to generate the clock signals, optimal or near optimal alignment of the data and strobe signals can be achieved. Improved alignment of the data and strobe signals provides improved data transmission rates.
    • 描述了基于多合成器的定时信号生成方案，其允许在高速源同步系统接口中进行准确的数据和频闪生成。 多环路锁定时钟合成器（例如，锁相环，延迟锁定环）用于产生多个时钟信号。 数据和选通信号从一个时钟信号的转换触发。 由于使用多个环路锁定时钟合成器来产生时钟信号，所以可以实现数据和选通信号的最佳或接近最佳对准。 改进的数据和选通信号的对准提供了改进的数据传输速率。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 47. 发明授权
      US07505321B2 Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same 有权
    • Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
    • 并联串联晶体管串的可编程存储器阵列结构及其制造和操作的方法
    • US07505321B2
    • 2009-03-17
    • US10335078
    • 2002-12-31
    • Roy E. Scheuerlein , Christopher Petti , Andrew J. Walker , En-Hsing Chen , Sucheta Nallamothu , Alper Ilkbahar , Luca Fasoli , Igor Koutnetsov
    • Roy E. Scheuerlein , Christopher Petti , Andrew J. Walker , En-Hsing Chen , Sucheta Nallamothu , Alper Ilkbahar , Luca Fasoli , Igor Koutnetsov
    • G11C11/34 , G11C16/04 , G11C5/06 , G11C8/00
    • H01L27/11568 , G11C11/5621 , G11C16/0483 , H01L27/115 , H01L27/1159
    • A three-dimensional flash memory array incorporates thin film transistors having a charge storage dielectric arranged in series-connected NAND strings to achieve a 4F2 memory cell layout. The memory array may be programmed and erased using only tunneling currents, and no leakage paths are formed through non-selected memory cells. Each NAND string includes two block select devices for respectively coupling one end of the NAND string to a global bit line, and the other end to a shared bias node. Pairs of NAND strings within a block share the same global bit line. The memory cells are preferably depletion mode SONOS devices, as are the block select devices. The memory cells may be programmed to a near depletion threshold voltage, and the block select devices are maintained in a programmed state having a near depletion mode threshold voltage. NAND strings on more than one layer may be connected to global bit lines on a single layer. By interleaving the NAND strings on each memory level and using two shared bias nodes per block, very little additional overhead is required for the switch devices at each end of the NAND strings. The NAND strings on different memory levels are preferably connected together by way of vertical stacked vias, each preferably connecting to more than one memory level. Each memory level may be produced with less than three masks per level.
    • 三维闪存阵列包括具有布置在串联连接的NAND串中的电荷存储电介质的薄膜晶体管，以实现4F2存储单元布局。 可以仅使用隧穿电流对存储器阵列进行编程和擦除，并且不通过未选择的存储器单元形成泄漏路径。 每个NAND串包括用于分别将NAND串的一端耦合到全局位线的两个块选择器件，另一端连接到共享偏置节点。 块内的一对NAND串共享相同的全局位线。 存储器单元优选地是耗尽型SONOS器件，块选择器件也是如此。 存储器单元可以被编程为接近耗尽阈值电压，并且块选择器件保持在具有接近耗尽模式阈值电压的编程状态。 多个层上的NAND串可以连接到单个层上的全局位线。 通过在每个存储器级别交错NAND串并且每个块使用两个共享偏置节点，对于NAND串的每一端的开关器件需要非常少的附加开销。 不同存储器级别的NAND串优选通过垂直堆叠的通孔连接在一起，每个优选地连接到多于一个的存储器级。 每个存储器级别可以以每级别少于三个掩码来生成。
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    • 48. 发明申请
      US20070263423A1 THREE-DIMENSIONAL MEMORY DEVICE INCORPORATING SEGMENTED ARRAY LINE MEMORY ARRAY 有权
    • THREE-DIMENSIONAL MEMORY DEVICE INCORPORATING SEGMENTED ARRAY LINE MEMORY ARRAY
    • 配有SEGMENTED阵列线记忆阵列的三维存储器件
    • US20070263423A1
    • 2007-11-15
    • US11764789
    • 2007-06-18
    • Roy Scheuerlein , Alper Ilkbahar , Luca Fasoli
    • Roy Scheuerlein , Alper Ilkbahar , Luca Fasoli
    • G11C5/06
    • G11C7/18 , G11C16/0416 , G11C16/0466 , G11C17/12 , G11C17/18 , G11C2213/71 , G11C2213/77 , Y10S257/91
    • A three-dimensional (3D) high density memory array includes multiple layers of segmented bit lines (i.e., sense lines) with segment switch devices within the memory array that connect the segments to global bit lines. The segment switch devices reside on one or more layers of the integrated circuit, preferably residing on each bit line layer. The global bit lines reside preferably on one layer below the memory array, but may reside on more than one layer. The bit line segments preferably share vertical connections to an associated global bit line. In certain EEPROM embodiments, the array includes multiple layers of segmented bit lines with segment connection switches on multiple layers and shared vertical connections to a global bit line layer. Such memory arrays may be realized with much less write-disturb effects for half selected memory cells, and may be realized with a much smaller block of cells to be erased.
    • 三维（3D）高密度存储器阵列包括多个分段位线（即感测线），其中存储器阵列内的段切换器件将段连接到全局位线。 分段交换设备驻留在集成电路的一个或多个层上，优选地驻留在每个位线层上。 全局位线优选地位于存储器阵列下方的一个层上，但可驻留在多于一个层上。 位线段优选地共享到相关联的全局位线的垂直连接。 在某些EEPROM实施例中，该阵列包括多层分段位线，其中多层具有段连接开关，并且共享与全局位线层的垂直连接。 这样的存储器阵列可以通过对于半选择的存储器单元的更少的写入干扰效应来实现，并且可以用要被擦除的小得多的单元块来实现。
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    • 49. 发明授权
      US07233024B2 Three-dimensional memory device incorporating segmented bit line memory array 有权
    • Three-dimensional memory device incorporating segmented bit line memory array
    • 结合分段位线存储器阵列的三维存储器件
    • US07233024B2
    • 2007-06-19
    • US10403752
    • 2003-03-31
    • Roy E. Scheuerlein , Alper Ilkbahar , Luca Fasoli
    • Roy E. Scheuerlein , Alper Ilkbahar , Luca Fasoli
    • H01L27/10
    • G11C7/18 , G11C16/0416 , G11C16/0466 , G11C17/12 , G11C17/18 , G11C2213/71 , G11C2213/77 , Y10S257/91
    • A three-dimensional (3D) high density memory array includes multiple layers of segmented bit lines (i.e., sense lines) with segment switch devices within the memory array that connect the segments to global bit lines. The segment switch devices reside on one or more layers of the integrated circuit, preferably residing on each bit line layer. The global bit lines reside preferably on one layer below the memory array, but may reside on more than one layer. The bit line segments preferably share vertical connections to an associated global bit line. In certain EEPROM embodiments, the array includes multiple layers of segmented bit lines with segment connection switches on multiple layers and shared vertical connections to a global bit line layer. Such memory arrays may be realized with much less write-disturb effects for half selected memory cells, and may be realized with a much smaller block of cells to be erased.
    • 三维（3D）高密度存储器阵列包括多个分段位线（即感测线），其中存储器阵列内的段切换器件将段连接到全局位线。 分段交换设备驻留在集成电路的一个或多个层上，优选地驻留在每个位线层上。 全局位线优选地位于存储器阵列下方的一个层上，但可驻留在多于一个层上。 位线段优选地共享到相关联的全局位线的垂直连接。 在某些EEPROM实施例中，该阵列包括多层分段位线，其中多层具有段连接开关，并且共享与全局位线层的垂直连接。 这样的存储器阵列可以通过对于半选择的存储器单元的更少的写入干扰效应来实现，并且可以用要被擦除的小得多的单元块来实现。
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    • 50. 发明授权
      US07219271B2 Memory device and method for redundancy/self-repair 有权
    • Memory device and method for redundancy/self-repair
    • 用于冗余/自修复的存储器件和方法
    • US07219271B2
    • 2007-05-15
    • US10024646
    • 2001-12-14
    • Bendik Kleveland , Alper Ilkbahar , Roy E. Scheuerlein
    • Bendik Kleveland , Alper Ilkbahar , Roy E. Scheuerlein
    • G11C29/00 , G11C17/00
    • G11C29/72 , G11C29/4401 , G11C29/80
    • The preferred embodiments described herein provide a memory device and method for redundancy/self-repair. In one preferred embodiment, a memory device is provided comprising a primary block of memory cells and a redundant block of memory cells. In response to an error in writing to the primary block, a flag is stored in a set of memory cells allocated to the primary block, and the redundant block is written into. In another preferred embodiment, an error in writing to a primary block is detected while an attempt is made to write to that block. In response to the error, the redundant block is written into. In yet another preferred embodiment, a memory device is provided comprising a three-dimensional memory array and redundancy circuitry. In still another preferred embodiment, a method for testing a memory array is provided. Other preferred embodiments are provided, and each of the preferred embodiments described herein can be used alone or in combination with one another.
    • 本文所述的优选实施例提供了用于冗余/自修复的存储器件和方法。 在一个优选实施例中，提供存储器件，其包括存储器单元的主块和存储器单元的冗余块。 响应于对主块的写入错误，标志被存储在分配给主块的一组存储器单元中，并且冗余块被写入。 在另一优选实施例中，在尝试写入该块时检测到写入主块的错误。 响应错误，冗余块被写入。 在另一优选实施例中，提供了包括三维存储器阵列和冗余电路的存储器件。 在又一优选实施例中，提供了一种用于测试存储器阵列的方法。 提供了其它优选实施方案，并且本文所述的各优选实施方案可以单独使用或彼此组合使用。
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