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1. 发明申请

WO2006075206A2 DIGITAL CLOCK DIVIDING CIRCUIT 审中-公开
标题翻译：数字时钟分频电路
公开(公告)号：WO2006075206A2
公开(公告)日：2006-07-20
申请号：PCT/IB2005003761
申请日：2005-12-13
申请人： NOKIA CORP , NOKIA INC , HELIO PETRI
发明人： HELIO PETRI
IPC分类号： H03K27/00 , H04B1/40
CPC分类号： H03K23/54
摘要： Disclosed is a digital dividing circuit for dividing a timing signal. Memory elements are disposed in opposed pairs at opposed sides of a data loop. Each memory element is clocked to change the data bit it stores on each clock pulse. At least two opposed nodes along the data loop are coupled to one another by a memory content check MCC sub-circuit. The MCC checks for a desired relation between nodes. If the desired relation exists, then data values and phases rotate a step around the data loop during each clock cycle. If the desired relation does not exist, then the data value on one node is used to correct the data value on the opposed node so to achieve the desired relation. The clock signal is divided based on the number of memory elements around the data loop, and some or all pairs of opposed memory elements maybe coupled through the MCC.
摘要翻译：公开了一种用于划分定时信号的数字分频电路。存储器元件在数据环路的相对侧以相对的对布置。每个存储器单元都被计时以改变其在每个时钟脉冲上存储的数据位。沿数据回路的至少两个相对的节点通过存储器内容检查MCC子电路相互耦合。 MCC检查节点之间的期望关系。如果存在所需关系，则数据值和相位在每个时钟周期内围绕数据循环旋转一步。如果所需关系不存在，则使用一个节点上的数据值来校正相对节点上的数据值，以实现所需的关系。时钟信号基于数据环路周围的存储器元件的数量被划分，并且一些或所有对的相对存储器元件可以通过MCC耦合。

2. 发明申请

WO2016027329A1 分周回路及び半導体集積回路审中-公开
标题翻译：频率分段电路和半导体集成电路
公开(公告)号：WO2016027329A1
公开(公告)日：2016-02-25
申请号：PCT/JP2014/071766
申请日：2014-08-20
申请人：株式会社ソシオネクスト
发明人：田村　哲朗
IPC分类号： H03K27/00
CPC分类号： H03K23/52 , H03K3/037 , H03K3/0372 , H03K3/356026 , H03K19/21 , H03K21/026 , H03K21/12 , H03K23/54 , H03M9/00
摘要：　クロック信号の立ち上がり、立ち下がりで駆動されるラッチ回路を交互に接続し、複数のラッチ回路の出力のレベルの組み合わせを基に位相の異なる複数の分周クロック信号を生成することで、低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することができるようにする。
摘要翻译：由时钟信号的上升和下降驱动的锁存电路被交替地连接，并且基于锁存电路的输出电平的组合产生具有不同相位的多个分频时钟信号，由此分频时钟可以在显示低功耗的电路装置中产生具有精确定时的信号。

3. 发明申请

WO2011089918A1 注入同期型分周器及びＰＬＬ回路审中-公开
标题翻译：注射锁频分频器和PLL电路
公开(公告)号：WO2011089918A1
公开(公告)日：2011-07-28
申请号：PCT/JP2011/000317
申请日：2011-01-21
申请人：パナソニック株式会社 , 嶋高広 , 佐藤潤二 , 小林真史
发明人：嶋高広 , 佐藤潤二 , 小林真史
IPC分类号： H03K3/354 , H03K3/03 , H03K27/00 , H03L7/08 , H03L7/10
CPC分类号： H03K3/2885 , H03L7/08
摘要：　寄生容量の影響を小さくすることができ、動作周波数が広帯域な注入同期型分周器及びＰＬＬ回路を提供すること。注入同期型分周器（１００）は、ＮチャネルＭＯＳ型トランジスタ（１１１）とＰチャネルＭＯＳ型トランジスタ（１１２）から構成される第１増幅回路（１４１）と、同様な構成の第２増幅回路１４２と第３増幅回路（１４３）とをリング状に３段縦続接続したリング発振器１４０と、各段のＮチャネルＭＯＳ型トランジスタ（１１１，１２１，１３１）のソースがドレインに接続されたＮチャネルＭＯＳ型トランジスタ１５０と、各段のＰチャネルＭＯＳ型トランジスタ（１１２，１２２，１３２）のゲートに注入信号Ｉ１を注入し、かつＮチャネルＭＯＳ型トランジスタ（１５０）のゲートに注入信号Ｉ１の逆相信号を差動信号として注入する差動信号注入回路（１６０）とを備える。
摘要翻译：公开了一种PLL电路和注入锁定分频器，其可以减小寄生电容的影响，并且其中工作频率是宽带的。注入锁定分频器（100）设置有：由N沟道MOS晶体管（111）和P沟道MOS晶体管（112）构成的第一放大电路（141）。环形振荡器（140），其中具有相似配置的第二放大电路（142）和第三放大电路（143）具有环形三级串联连接; N沟道MOS晶体管（150），其中每级的N沟道MOS晶体管（111,121,131）的源极连接到其漏极; 以及向每级的P沟道MOS晶体管（112,122,132）的栅极注入注入信号（I1）并将注入信号的反相信号注入的差分信号注入电路（160） I1）作为到N沟道MOS晶体管（150）的栅极的差分信号。

4. 发明申请

WO2021243451A1 TIME TO DIGITAL CONVERSION 审中-公开
公开(公告)号：WO2021243451A1
公开(公告)日：2021-12-09
申请号：PCT/CA2021/050746
申请日：2021-06-02
申请人： SOCPRA SCIENCES ET GENIE S.E.C.
发明人： NOLET, Frédéric , ROY, Nicolas , PRATTE, Jean-françois , DUBOIS, Frederik
IPC分类号： G04F10/00 , H03K27/00 , H03K3/00 , H03K5/14
摘要： Time-to-digital converter (TDC) using multiple Vernier in a cascaded architecture reduces the timing jitter by decreasing the number of the ring oscillator cycles during the measurement processes. Time-to-digital converter (TDC) measurements using a third oscillator for the second Vernier process has significant advantages compared to changing the period of the second oscillator during the measurement cycle. The Vernier architecture described herein may operate with faster oscillators, reducing the number of intervals before converging and leading to a lower time conversion and a better timing jitter. Adding multiple cascaded Vernier interpolation may further improve the TDC measurement resolution while having only a small increment of time required to resolve the time interval calculations.

5. 发明申请

WO2006075206A3 DIGITAL CLOCK DIVIDING CIRCUIT 审中-公开
公开(公告)号：WO2006075206A3
公开(公告)日：2006-07-20
申请号：PCT/IB2005/003761
申请日：2005-12-13
申请人： NOKIA CORPORATION , NOKIA, INC. , HELIO, Petri
发明人： HELIO, Petri
IPC分类号： H03K27/00 , H04B1/40
摘要： Disclosed is a digital dividing circuit for dividing a timing signal. Memory elements are disposed in opposed pairs at opposed sides of a data loop. Each memory element is clocked to change the data bit it stores on each clock pulse. At least two opposed nodes along the data loop are coupled to one another by a memory content check MCC sub-circuit. The MCC checks for a desired relation between nodes. If the desired relation exists, then data values and phases rotate a step around the data loop during each clock cycle. If the desired relation does not exist, then the data value on one node is used to correct the data value on the opposed node so to achieve the desired relation. The clock signal is divided based on the number of memory elements around the data loop, and some or all pairs of opposed memory elements maybe coupled through the MCC.

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