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1. 发明申请

WO2017111853A1 HYBRID SCHEDULING AND LATCH-BASED PIPELINES FOR LOW-DENSITY PARITY-CHECK DECODING 审中-公开
标题翻译：用于低密度奇偶校验解码的混合调度和基于闩锁的管道
公开(公告)号：WO2017111853A1
公开(公告)日：2017-06-29
申请号：PCT/US2015/000424
申请日：2015-12-24
申请人： INTEL CORPORATION
发明人： CHEN, Chia-Hsing , TANG, Wei , SHEIKH, Farhana
IPC分类号： H03M13/11 , H03M13/27 , H04L1/18
CPC分类号： H03M13/116 , H03M13/1122 , H03M13/1134 , H03M13/1137 , H03M13/114 , H04L1/18
摘要： A pipeline decoding system for performing pipelined decoding of a codeword characterized by one or more parity checks may include a first pipeline stage circuit configured to process a first parity set composed of one or more first parity checks of the codeword and to process a second parity set composed of one or more second parity checks of the codeword, a second pipeline stage circuit configured to generate one or more codeword update messages for the second parity set based on a first estimate of the codeword, and a third pipeline stage circuit configured to update the first estimate of the codeword with one or more codeword update messages for the first parity set to obtain a second estimate of the codeword.
摘要翻译：用于执行以一个或多个奇偶校验为特征的码字的流水线解码的流水线解码系统可以包括：第一流水线级电路，其被配置为处理由第一奇偶校验集合的一个或多个第一奇偶校验组成的第一奇偶校验集合; 码字并且处理由所述码字的一个或多个第二奇偶校验组成的第二奇偶校验集;第二流水线级电路，被配置为基于所述码字的第一估计生成用于所述第二奇偶校验集的一个或多个码字更新消息; 第三流水线级电路，被配置为利用针对第一奇偶校验集的一个或多个码字更新消息来更新码字的第一估计，以获得码字的第二估计。

2. 发明申请

WO2006017555A2 MEMORY EFFICIENT LDPC DECODING METHODS AND APPARATUS 审中-公开
标题翻译：存储有效的LDPC解码方法和设备
公开(公告)号：WO2006017555A2
公开(公告)日：2006-02-16
申请号：PCT/US2005/027526
申请日：2005-08-01
申请人： FLARION TECHNOLOGIES, INC. , RICHARDSON, Tom , NOVICHKOV, Vladimir
发明人： RICHARDSON, Tom , NOVICHKOV, Vladimir
IPC分类号： H03M13/00
CPC分类号： H03M13/6362 , H03M13/1105 , H03M13/1111 , H03M13/1114 , H03M13/1117 , H03M13/1122 , H03M13/1137
摘要： Methods and apparatus for implementing memory efficient LDPC decodes are described. In accordance with the invention message information is stored in a compressed state for check node processing operations. The state for a check node is fully updated and then subject to an extraction process to generate check node to variable node messages. The signs of messages received from variable nodes may be stored by the check node processor module of the invention for use in message extraction. The check node processor can process messages in variable node order thereby allowing the variable node processor and check node processor to operate on messages in the same order reducing or eliminating the need to buffer and/or reorder messages passed between check nodes and variable nodes. Graph structures which allow check node processing on one graph iteration to proceed before the previous graph iteration has been completed are also described.
摘要翻译：描述了实现存储器高效LDPC解码的方法和装置。根据本发明，消息信息以压缩状态存储以进行校验节点处理操作。检查节点的状态被完全更新，然后进行提取处理，以生成可变节点消息的校验节点。从可变节点接收的消息的符号可以由本发明的校验节点处理器模块存储以用于消息提取。校验节点处理器可以以可变节点顺序处理消息，从而允许变量节点处理器和校验节点处理器以相同的顺序对消息进行操作，以减少或消除在校验节点和可变节点之间传递的消息的缓冲和/或重新排序的需要。还描述了允许在先前的图形迭代完成之前在一个图形迭代上进行校验节点处理的图形结构。

3. 发明申请

WO2016170140A1 CHECK NODE OF NON-BINARY LDPC DECODER AND CORRESPONDING METHOD 审中-公开
标题翻译：检查非二进制LDPC解码器的代码和相关方法
公开(公告)号：WO2016170140A1
公开(公告)日：2016-10-27
申请号：PCT/EP2016/059055
申请日：2016-04-22
申请人： UNIVERSITE DE BRETAGNE SUD , TECHNISCHE UNIVERSITÄT KAISERSLAUTERN , CREONIC GMBH
发明人： BOUTILLON, Emmanuel , SCHLAFER, Philipp , LEHNIGKEMDEN, Timo
IPC分类号： H03M13/11
CPC分类号： H03M13/31 , H03M13/1114 , H03M13/1122 , H03M13/1128 , H03M13/114 , H03M13/1171 , H03M13/458
摘要： The invention relates to a method for controlling a check node of a NB-LDPC decoder. The check node receives d c input lists U i and delivers and delivers d c output lists Vi, with i£ε[1...d c ]. Each input list and output list comprises n m elements and each element of the input or output lists comprises a reliability value associated to a symbol of a Galois Field GF(q) with q>n m . The input elements and output elements are sorted according to the reliability values in the lists. The method is a syndrome-based method. The syndromes are sums of d c elements of input lists U i . The method comprises a step of syndrome calculation, a step of decorrelation and a step for generating the output list.
摘要翻译：本发明涉及一种用于控制NB-LDPC解码器校验节点的方法。校验节点接收直流输入列表Ui，并传送并传送直流输出列表Vi，其中i∈ε[1 ... dc]。每个输入列表和输出列表包括n个m个元素，并且输入或输出列表的每个元素包括与q> n m的伽罗瓦域GF（q）的符号相关联的可靠性值。输入元素和输出元素根据列表中的可靠性值进行排序。该方法是基于综合征的方法。综合征是输入列表Ui的直流要素的总和。该方法包括校正子计算步骤，解相关步骤和产生输出列表的步骤。

4. 发明申请

WO2010068017A2 CONTENTION-FREE PARALLEL PROCESSING MULTIMODE LDPC DECODER 审中-公开
标题翻译：无符号并行处理多模式LDPC解码器
公开(公告)号：WO2010068017A2
公开(公告)日：2010-06-17
申请号：PCT/KR2009/007314
申请日：2009-12-08
申请人： SAMSUNG ELECTRONICS CO., LTD. , PISEK, Eran , WANG, Yan , HENIGE, Thomas
发明人： PISEK, Eran , WANG, Yan , HENIGE, Thomas
IPC分类号： H03M13/09
CPC分类号： H04L1/0057 , H03M13/1111 , H03M13/1114 , H03M13/1122 , H03M13/1131 , H03M13/1134 , H03M13/1137 , H03M13/114 , H03M13/1165 , H03M13/1188 , H03M13/616 , H03M13/6516 , H03M13/6519 , H03M13/6525 , H03M13/6527 , H03M13/6544 , H03M13/6561 , H03M13/6569 , H04L1/005 , H04L1/0052
摘要： A receiver capable of decoding encoded transmissions. The receiver includes a number of receive antennas for receiving data; a plurality of memory units for storing the received data; and a number of decoders configured to perform a Low Density Parity Check (LDPC) decoding operation. Each of the decoders further is configured to independently decode at least a portion of the received data using a portion of a decoding matrix. Each of the number of decoders coordinates the low density parity check decoding operation with other decoders. The decoders can use a parallel process, a pipeline process or a combination of a parallel and pipeline process.
摘要翻译：一种能够解码编码的传输的接收机。接收机包括用于接收数据的多个接收天线; 多个存储单元，用于存储所接收的数据; 以及配置为执行低密度奇偶校验（LDPC）解码操作的多个解码器。每个解码器还被配置为使用解码矩阵的一部分来独立地解码接收到的数据的至少一部分。多个解码器中的每个解码器与其他解码器协调低密度奇偶校验解码操作。解码器可以使用并行过程，流水线处理或并行和流水线处理的组合。

5. 发明申请

WO2007126328A1 MULTI-THESHOLD MESSAGE PASSING DECODING OF LOW DENSITY PARITY CHECK CODES USING THE MIN-SUM PRINCIPLE 审中-公开
标题翻译：使用最小最小原理的多密码消息传递解密低密度奇偶校验码
公开(公告)号：WO2007126328A1
公开(公告)日：2007-11-08
申请号：PCT/RU2006/000219
申请日：2006-04-28
申请人： INTEL CORPORATION , BELOGOLOVY, Andrey Vladimirovich , EFIMOV, Andrey Gennad'evich , CHAPYZHENKA, Aliaksei Vladimirovich
发明人： BELOGOLOVY, Andrey Vladimirovich , EFIMOV, Andrey Gennad'evich , CHAPYZHENKA, Aliaksei Vladimirovich
IPC分类号： H03M13/11 , G11C15/00 , G06F17/30
CPC分类号： H03M13/1122 , G11C11/56 , G11C15/00 , H03M13/1117 , H03M13/3723
摘要： A message-passing decoder for low-density parity-check codes (LDPC) is provided using a multi-value threshold scheme which is updated throughout the decoding iterations. In an embodiment the check node processing is implemented using the min-sum principle whereby for each corresponding row of the parity check matrix a first and a second minimum value among bit reliability values is determined. Each row of the decoder comprises one or more associative processing elements controlled by a row control element to determine the two minimum values. Each column comprises one or more associative processing elements, an input processing element, and a column control element to determine hard decision bits. The usage of processing elements to construct a decoder may reduce the gate count and decrease the interconnects used to couple the elements.
摘要翻译：用于低密度奇偶校验码（LDPC）的消息传递解码器使用在整个解码迭代中更新的多值阈值方案来提供。在一个实施例中，使用最小和原理实现校验节点处理，由此对于奇偶校验矩阵的每个对应行确定位可靠性值中的第一和第二最小值。解码器的每一行包括由行控元件控制的一个或多个关联处理元件以确定两个最小值。每列包括一个或多个关联处理元件，输入处理元件和列控制元件，以确定硬决策位。处理元件构造解码器的使用可以减少门数并减少用于耦合元件的互连。

6. 发明申请

WO2006120844A1 ＬＤＰＣ符号化方式によるエンコーダ及びデコーダ审中-公开
标题翻译：编码器和解码器通过LDPC编码
公开(公告)号：WO2006120844A1
公开(公告)日：2006-11-16
申请号：PCT/JP2006/308116
申请日：2006-04-18
申请人：日本電気株式会社 , 丸次夫
发明人：丸次夫
IPC分类号： H03M13/19
CPC分类号： H03M13/1185 , H03M13/1111 , H03M13/1117 , H03M13/112 , H03M13/1122 , H03M13/1137 , H03M13/114 , H03M13/3723 , H03M13/616
摘要：　本発明は、移動通信等の通信分野に適した誤り訂正符号のエンコーダ及びデコーダを高性能で高速に効率良く実現出来るＬＤＰＣ符号化方式を提供することを目的とし、その構成は、符号を変数ノードとチェックノードにより表現するタナーグラフを用い、各ノードを複数のカテゴリに分類し、繰り返し復号における確率伝播計算に際しこのカテゴリ毎に予め決められた重み付けを伝播対象である対数尤度比（ＬＬＲ）に対して行う。
摘要翻译：提供了一种用于以适合于移动通信的通信领域的高性能和高速有效地实现这种编码器和纠错码的解码器的LDPC编码方法。用于表示具有可变节点和校验节点的代码的图表用于将各个节点分类为多个类别。在重复解码中的概率传播计算中，针对要传播的对数似然比（LLR）对各个类别进行预定的加权。

7. 发明申请

WO2009149212A1 TURBO LDPC DECODING 审中-公开
标题翻译： TURBO LDPC解码
公开(公告)号：WO2009149212A1
公开(公告)日：2009-12-10
申请号：PCT/US2009/046175
申请日：2009-06-03
申请人： QUALCOMM INCORPORATED , LAKKIS, Ismail
发明人： LAKKIS, Ismail
IPC分类号： H03M13/11
CPC分类号： H03M13/116 , H03M13/1105 , H03M13/1111 , H03M13/1117 , H03M13/1122 , H03M13/1137 , H03M13/114 , H03M13/118 , H03M13/635 , H03M13/6566
摘要： An iterative low-density parity-check (LDPC) decoding system comprises a first shift register for storing bit estimates, a plurality of parity-check processing node banks configured for processing the bit estimates for generating messages, combiners configured for combining the messages with the bit estimates for generating updated bit estimates, and fixed permuters for permuting the updated bit estimates to facilitate storage and access of the bit estimates. A second shift register is provided for storing the messages, and a subtraction module subtracts messages generated a predetermined number of cycles earlier from the updated bit estimates.
摘要翻译：迭代低密度奇偶校验（LDPC）解码系统包括用于存储比特估计的第一移位寄存器，被配置用于处理用于产生消息的比特估计的多个奇偶校验处理节点库，被配置用于将消息与用于生成更新的比特估计的比特估计，以及用于置换更新的比特估计以促进比特估计的存储和访问的固定置换器。提供第二移位寄存器用于存储消息，减法模块从更新的比特估计中减去产生预定数量的周期的消息。

8. 发明申请

WO2008071884A2 METHOD AND DEVICE FOR DECODING LDPC CODES AND COMMUNICATION APPARATUS INCLUDING SUCH DEVICE 审中-公开
标题翻译：用于解码LDPC码的方法和设备以及包括这种设备的通信设备
公开(公告)号：WO2008071884A2
公开(公告)日：2008-06-19
申请号：PCT/FR2007001963
申请日：2007-11-29
申请人： COMMISSARIAT ENERGIE ATOMIQUE , SAVIN VALENTIN
发明人： SAVIN VALENTIN
IPC分类号： H03M13/11
CPC分类号： H03M13/1171 , H03M13/1117 , H03M13/112 , H03M13/1122 , H03M13/3723 , H03M13/3916 , H03M13/6583
摘要： The invention relates to a device for the iterative decoding of a received word represented by signal values according to a parity control matrix code of the type for passing messages between variable nodes and control nodes of a two-part graph related to said matrix, wherein said method includes at least the following steps: setting up at least one message of a variable node, according to said values, by an information representative of the ratio between the probability of having the most likely symbol at a position corresponding to the variable node and the probability of having the current symbol at said position; determining at least one message, relating to a determined symbol, of a control node to a determined variable node, as the selected minimal value, among the symbol sequences corresponding to the control node equation using said determined symbol at the determined variable node, by the maximal value of the messages received at the control node from variable nodes different from the determined variable node and each relating to the symbol associated with said different variable node in the sequence corresponding to the equation; and determining the messages of a variable node to a control node that relate to the whole set of symbols so that the minimal value of said messages is equal to zero.
摘要翻译：本发明涉及一种用于根据用于在可变节点和与所述矩阵相关的两部分图形的控制节点之间传递消息的类型的奇偶控制矩阵码对由信号值表示的接收字进行迭代解码的装置，其中所述方法至少包括以下步骤：根据所述值，通过表示在与可变节点相对应的位置具有最可能的符号的概率与所述可变节点之间的比率的信息来设置变量节点的至少一个消息在所述位置具有当前符号的概率; 在使用所确定的变量节点处的所述确定的符号的与控制节点等式对应的符号序列中，将与所确定的变量节点的控制节点有关的至少一个消息与所确定的变量节点确定为所选择的最小值，来自与所确定的变量节点不同的变量节点在控制节点处接收的消息的最大值，并且每个与在与等式对应的序列中与所述不同变量节点相关联的符号相关; 以及将变量节点的消息确定到与整个符号集合相关的控制节点，使得所述消息的最小值等于零。

9. 发明申请

WO2008069567A1 APPARATUS AND METHOD FOR UPDATING CHECK NODE OF LOW-DENSITY PARITY CHECK CODES 审中-公开
标题翻译：检查低密度奇偶校验码代码的装置和方法
公开(公告)号：WO2008069567A1
公开(公告)日：2008-06-12
申请号：PCT/KR2007/006277
申请日：2007-12-05
申请人： ELECTRONICS AND TELECOMMUNICATIONS RESEARCH INSTITUTE , OH, Jong-Ee , LEE, Yu-Ro , YOON, Chanho , CHEONG, Minho , LEE, Sok-Kyu , SONG, Yoo-Seung , KIM, Younggyun
发明人： OH, Jong-Ee , LEE, Yu-Ro , YOON, Chanho , CHEONG, Minho , LEE, Sok-Kyu , SONG, Yoo-Seung , KIM, Younggyun
IPC分类号： H03M13/11
CPC分类号： H03M13/1122 , H03M13/1117 , H03M13/112 , H03M13/6583
摘要： An apparatus and method for updating a check node of a low-density parity check (LDPC) code in order to decode the LDPC code are provided. The method includes the operations of: (a) obtaining a first bit of a first minimum value among input values, the number of input values being equal to the number of degrees of the check node, by performing an AND operation on first bits of the input values, the first bits being most significant bits of the input values; (b) obtaining result values by switching and sequentially performing an XOR operation and an OR operation on the first bit of the first minimum value and each of the first bits of the input values; and (c) performing operations (a) and (b) on the result values set as input values and performing operations (a) and (b) a number of times corresponding to the number of bits of each input value, that is, repeating until last bits are set as input values, to thereby obtain the first minimum value, the last bits being least significant bits of the input values. Accordingly, the complexity of hardware is reduced, and super high-speed processing is possible.
摘要翻译：提供了一种用于更新低密度奇偶校验（LDPC）码的校验节点以便解码LDPC码的装置和方法。该方法包括以下操作：（a）通过对所述校验节点的第一比特执行“与”运算，获得输入值中的第一最小值的第一比特，输入值的数目等于校验节点的度数。输入值，第一位是输入值的最高有效位; （b）通过对所述第一最小值的所述第一位和所述输入值的所述第一位中的每一个进行切换和顺序执行异或运算和或运算来获得结果值; 和（c）对设置为输入值的结果值执行操作（a）和（b），并且执行操作（a）和（b）与每个输入值的位数相对应的次数，即重复直到最后的位被设置为输入值为止，从而获得第一最小值，最后的位是输入值的最低有效位。因此，硬件的复杂度降低，超高速处理成为可能。

10. 发明申请

WO2007018066A1 検査行列生成方法、符号化方法、復号方法、通信装置、通信システム、符号化器および復号器审中-公开
标题翻译：测试矩阵生成方法，编码方法，解码方法，通信设备，通信系统，编码器和解码器
公开(公告)号：WO2007018066A1
公开(公告)日：2007-02-15
申请号：PCT/JP2006/315139
申请日：2006-07-31
申请人：三菱電機株式会社 , 松本渉 , 阪井塁 , 吉田英夫 , 中村隆彦 , 宮田好邦
发明人：松本渉 , 阪井塁 , 吉田英夫 , 中村隆彦 , 宮田好邦
IPC分类号： H03M13/19 , G06F11/10
CPC分类号： H03M13/116 , H03M13/1117 , H03M13/1122 , H03M13/1137 , H03M13/6362 , H04L1/0057
摘要：　たとえば、巡回置換行列が行方向と列方向に配置されかつ当該巡回置換行列に特定の規則性を持たせた正則な擬似巡回行列を用意し、さらに、最終的に生成するパリティ検査行列において所定の最小ループを保証するための条件式を導出し、当該条件式および所定の重み分布に基づいて特定の巡回置換行列を０行列に変換するためのマスク行列を生成する処理と、前記マスク行列を用いて前記正則な擬似巡回行列内の特定の巡回置換行列を０行列に変換し、非正則なマスク化擬似巡回行列を生成する処理と、前記マスク化擬似巡回行列と巡回置換行列を階段状に配置した行列とを所定位置に配置した、ＬＤＧＭ構造の非正則なパリティ検査行列を生成する処理と、を実行する。
摘要翻译：例如，循环置换矩阵被排列在行方向和列方向上，并且通过赋予循环置换矩阵特定的规则性来制备规则的伪循环矩阵。此外，导出用于确保最终生成的奇偶校验测试矩阵中的预定最小循环的条件表达式。生成掩模矩阵，其用于基于条件表达式和预定权重分布将特定循环置换矩阵转换为零矩阵。该掩模矩阵用于将常规伪循环矩阵中的特定循环置换矩阵转换为零矩阵以产生不规则掩蔽伪循环矩阵。生成具有LDGM结构的不规则奇偶校验矩阵，其中将经过掩蔽的伪循环矩阵和其中循环置换矩阵逐步布置的矩阵布置在预定位置。

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