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1. 发明申请

WO2016153623A1 A STABLE PROBING-RESILIENT PHYSICALLY UNCLONABLE FUNCTION (PUF) CIRCUIT 审中-公开
标题翻译：稳定的探测灵敏度非线性函数（PUF）电路
公开(公告)号：WO2016153623A1
公开(公告)日：2016-09-29
申请号：PCT/US2016/017545
申请日：2016-02-11
申请人： INTEL CORPORATION
发明人： MATHEW, Sanu K. , SATPATHY, Sudhir K.
IPC分类号： G06F21/72 , G06F21/62
CPC分类号： H04L9/3278 , G06Q10/08 , G09C1/00 , H03K19/17768 , H04L2209/04 , H04L2209/12
摘要： Embodiments include apparatuses, methods, and systems for a physically unclonable function (PUF) circuit. The PUF circuit may include an array of PUF cells to generate respective PUF bits of an encryption code. Individual PUF cells may include first and second inverters cross-coupled between a bit node and a bit bar node. Features and techniques of the PUF cells are disclosed to improve the stability and/or bias strength of the PUF cells, to generate a dark bit mask for the array of PUF cells, and to improve resilience to probing attacks. Other embodiments may be described and claimed.
摘要翻译：实施例包括用于物理不可克隆功能（PUF）电路的装置，方法和系统。 PUF电路可以包括PUF单元的阵列以产生加密代码的相应PUF位。单个PUF单元可以包括交叉耦合在比特节点和比特列节点之间的第一和第二反相器。公开了PUF细胞的特征和技术以改善PUF细胞的稳定性和/或偏向强度，以产生PUF细胞阵列的暗位掩模，并提高对探测攻击的抵抗力。可以描述和要求保护其他实施例。

2. 发明申请

WO2016026823A1 CIRCUIT ARRANGEMENT FOR A SAFETY I&C SYSTEM 审中-公开
标题翻译：安全I＆C系统的电路安装
公开(公告)号：WO2016026823A1
公开(公告)日：2016-02-25
申请号：PCT/EP2015/068873
申请日：2015-08-17
申请人： AREVA NP SAS
发明人： AUER, Günther , WEBER, Johannes
IPC分类号： H03K19/177 , G21D3/00 , G11C7/00
CPC分类号： H03K19/17768 , G21D3/00 , H03K19/17728 , H03K19/17764 , Y02E30/39
摘要： A circuit arrangement, in particular for a safety I&C system (4) of a nuclear power plant (6), is to keep the proven diagram-centric project-specific engineering approach known from CPU-based systems while reaping the benefits of FPGA technology. To this end, the circuit arrangement according to the invention comprises: • a generic FPGA (18) with a number of logic blocks (20), and • at least one dedicated PLD (22) which operates as an application-specific switch-matrix for said logic blocks (20).
摘要翻译：特别是对于核电厂（6）的安全I＆C系统（4）的电路布置，是为了在获得FPGA技术的优势的同时，保持以CPU为基础的系统已知的以图为中心的项目特定工程方法。为此，根据本发明的电路装置包括：•具有多个逻辑块（20）的通用FPGA（18），以及至少一个专用的PLD（22），其作为应用特定的开关矩阵对于所述逻辑块（20）。

3. 发明申请

WO2015063606A1 METHOD AND APPARATUS FOR AUTHENTICATING A SEMICONDUCTOR DIE 审中-公开
标题翻译：用于认证半导体器件的方法和装置
公开(公告)号：WO2015063606A1
公开(公告)日：2015-05-07
申请号：PCT/IB2014/002983
申请日：2014-10-30
申请人： MARVELL WORLD TRADE LTD.
发明人： MCKINLEY, Patrick, A. , McNALL, Walter, Lee , SHREEVE, Robert, W. , BRUCH, Thomas, Page , JAARSMA, Neal, C.
IPC分类号： G06F21/73 , H01L23/00
CPC分类号： H01L21/268 , G06F21/73 , H01L21/265 , H01L21/76892 , H01L23/544 , H01L23/576 , H01L2223/5444 , H01L2924/0002 , H03K19/17768 , H01L2924/00
摘要： The present disclosure describes apparatuses and techniques for device-based die authentication. In some aspects, an intensity of a particle beam is varied during semiconductor processing to provide a semiconductor die having devices of varied values. In other aspects, different areas of semiconductor dies are exposed during semiconductor processing to provide semiconductor dies with devices that vary in value from one die to the next. For each semiconductor die, a value generated based on the values of the die's respective devices can be associated with that die thereby enabling subsequent authentication of the semiconductor die.
摘要翻译：本公开描述了用于基于设备的管芯认证的设备和技术。在一些方面，粒子束的强度在半导体处理期间变化以提供具有不同值的器件的半导体管芯。在其他方面，半导体管芯的不同区域在半导体处理期间被暴露，以向半导体管芯提供从一个管芯到下一个管芯的价值变化的器件。对于每个半导体管芯，基于管芯的各个器件的值产生的值可以与该管芯相关联，从而能够进行半导体管芯的后续认证。

4. 发明申请

WO2012148707A2 SYSTEMS AND METHODS FOR DETECTING AND MITIGATING PROGRAMMABLE LOGIC DEVICE TAMPERING 审中-公开
标题翻译：用于检测和缓解可编程逻辑器件篡改的系统和方法
公开(公告)号：WO2012148707A2
公开(公告)日：2012-11-01
申请号：PCT/US2012/033481
申请日：2012-04-13
申请人： ALTERA CORPORATION , PEDERSEN, Bruce, B.
发明人： PEDERSEN, Bruce, B.
IPC分类号： H03K19/007 , G11C7/24
CPC分类号： G06F21/86 , G06F21/76 , H03K19/17768
摘要： Systems and methods are disclosed for preventing tampering of a programmable integrated circuit device. Generally, programmable devices, such as FPGAs, have two stages of operation; a configuration stage and a user mode stage. To prevent tampering and/or reverse engineering of a programmable device, various anti-tampering techniques may be employed during either stage of operation to disable the device and/or erase sensitive information stored on the device once tampering is suspected. One type of tampering involves bombarding the device with a number of false configuration attempts in order to decipher encrypted data. By utilizing a dirty bit and a sticky error counter, the device can keep track of the number of failed configuration attempts that have occurred and initiate anti-tampering operations when tampering is suspected while the device is still in the configuration stage of operation.
摘要翻译：公开了用于防止篡改可编程集成电路器件的系统和方法。通常，可编程器件（如FPGA）具有两个操作阶段; 配置阶段和用户模式阶段。为了防止可编程设备的篡改和/或逆向工程，可以在操作的任一阶段期间采用各种防篡改技术以在怀疑篡改后禁用设备和/或擦除存储在设备上的敏感信息。一种类型的篡改涉及用许多错误的配置尝试轰击设备以解密加密的数据。通过利用脏位和粘性错误计数器，设备可以跟踪已经发生的失败配置尝试的次数，并且当在设备仍处于配置操作阶段时怀疑被篡改时启动防篡改操作。 p>

5. 发明申请

WO2007145220A1 書き換え可能な回路を備える装置、更新システム、更新方法、更新プログラム、及び集積回路审中-公开
标题翻译：具有可恢复电路，更新系统，更新方法，更新程序和集成电路的设备
公开(公告)号：WO2007145220A1
公开(公告)日：2007-12-21
申请号：PCT/JP2007/061834
申请日：2007-06-12
申请人：松下電器産業株式会社 , 中野稔久 , 松崎なつめ
发明人：中野稔久 , 松崎なつめ
IPC分类号： G06F11/00
CPC分类号： G06F17/5054 , G11B20/00086 , G11B20/0021 , H03K19/17768
摘要：　再構成可能部の未構成領域などを考慮して、適切な更新用データを入手する手段を有していないため、再構成可能部に対する回路の追加が効率的に行えない課題を有してる。　利用装置１０１は、自身が保有する回路情報などの装置情報を設計データ生成装置１０２へ送信する。そして、設計データ生成装置１０２が生成した設計データを受信して、受信した設計データに基づき、当該装置の機能を更新する。この構成により、利用装置１０１における再構成可能部の回路状態を管理して、適切な更新用データの取得を実現することが可能な設計データ生成装置１０２、及び利用装置１０１を提供することが可能となる。
摘要翻译：要解决的问题在于，由于没有考虑到重建可行单元的未构造区域等而准备适当的更新数据获取装置，所以不能将电路有效地添加到重建可行单元。利用装置（101）将其自身的电路信息的装置信息等发送到设计数据生成装置（102）。利用装置（101）接收由设计数据生成装置（102）生成的设计数据，并根据所接收的设计数据更新其自身的功能。利用这种结构，可以提供其中管理利用单元（101）中的重建可行单元的电路状态的设计数据生成单元（102）和利用单元（101），使得可以实现采集正确更新数据。

6. 发明申请

WO01041309A1 PROGRAMMABLE DEVICE WITH AN EMBEDDED PORTION FOR RECEIVING A STANDARD CIRCUIT DESIGN 审中-公开
标题翻译：具有用于接收标准电路设计的嵌入式部分的可编程器件
公开(公告)号：WO01041309A1
公开(公告)日：2001-06-07
申请号：PCT/US2000/031763
申请日：2000-11-17
IPC分类号： G06F17/50 , H03K19/177
CPC分类号： H03K19/17768 , G06F17/5054 , H03K19/17732
摘要： A programmable device, such as a field programmable gate array, includes a main field that is programmable by the user and at least one embedded portion that is reserved to be programmed with a standard circuit design that is configured, for example, by the manufacturer. The embedded portion is similar to the main field, i.e., it has the same programmable structure, however, the embedded portion is not accessible to the user. In some embodiments, the embedded portion may be pre-programmed with the standard circuit design and in other embodiments the embedded portion is programmed while the user programs the main field. The programmable device may also include signature bits that are used by the programming unit to identify the programmable device as having the embedded portion and which standard circuit design to program into the embedded portion. The signature bit may be programmed after the manufacture of the programmable device or may be hard wired during the manufacture of the device. The programming unit recognizes the configuration of the signature bits and restricts access to embedded portion based on the configuration.
摘要翻译：诸如现场可编程门阵列的可编程设备包括可由用户编程的主场和被保留用例如由制造商配置的标准电路设计进行编程的至少一个嵌入部分。嵌入部分类似于主字段，即它具有相同的可编程结构，然而，嵌入部分不能被用户访问。在一些实施例中，嵌入部分可以用标准电路设计进行预编程，并且在其他实施例中，嵌入部分被编程，同时用户编程主字段。可编程设备还可以包括由编程单元用于将可编程设备识别为具有嵌入部分和哪个标准电路设计编程到嵌入部分中的签名位。签名位可以在可编程设备的制造之后编程，或者可以在设备的制造期间被硬接线。编程单元识别签名比特的配置，并基于配置限制对嵌入部分的访问。

7. 发明申请

WO0049717A2 METHOD AND APPARATUS FOR PROTECTING PROPRIETARY CONFIGURATION DATA FOR PROGRAMMABLE LOGIC DEVICES 审中-公开
标题翻译：用于保护可编程逻辑器件专有配置数据的方法和装置
公开(公告)号：WO0049717A2
公开(公告)日：2000-08-24
申请号：PCT/US0001398
申请日：2000-01-19
申请人： XILINX INC
发明人： TRIMBERGER STEPHEN M
IPC分类号： H04L9/00 , H04L9/32 , H03K19/00
CPC分类号： H03K19/17768 , G06F21/76 , H04L9/0625 , H04L9/0643 , H04L9/3236 , H04L2209/12
摘要： Described are a method of programming a programmable logic device using encrypted configuration data and a programmable logic device (PLD) adapted to use such encrypted data. A PLD is adapted to include a decryptor having access to a non-volatile memory element programmed with a secret decryption key. Some or all of the decryptor can be instantiated in configurable logic on the FPGA. Encrypted configuration data representing some desired circuit functionality is presented to the decryptor. The decryptor then decrypts the configuration data, using the secret decryption key, and configures the FPGA with the decrypted configuration data. Some embodiments include authentication circuitry that performs a hash function on the configuration data used to instantiate the decryptor on the PLD. The result of the hash function is compared to a proprietary hash key programmed into the PLD. Only those configuration data that produce the desired hash result will instantiate decryptors that have access to the decryption key.
摘要翻译：描述了使用加密配置数据编程可编程逻辑器件的方法和适于使用这种加密数据的可编程逻辑器件（PLD）。 PLD适于包括具有对使用秘密解密密钥编程的非易失性存储器元件的访问的解密器。部分或全部解密器可以在FPGA上的可配置逻辑中实例化。将代表一些期望的电路功能的加密配置数据提供给解密器。解密器然后使用秘密解密密钥解密配置数据，并使用解密的配置数据配置FPGA。一些实施例包括对用于在PLD上实例化解密器的配置数据执行散列函数的认证电路。将哈希函数的结果与编程到PLD中的专有散列密钥进行比较。只有产生所需哈希结果的那些配置数据将实例化具有访问解密密钥的解密器。

8. 发明申请

WO2016070135A1 SYSTEMS AND METHODS FOR PRIVATELY PERFORMING APPLICATION SECURITY ANALYSIS 审中-公开
标题翻译：用于私有执行应用程序安全分析的系统和方法
公开(公告)号：WO2016070135A1
公开(公告)日：2016-05-06
申请号：PCT/US2015/058488
申请日：2015-10-30
申请人： PROOFPOINT, INC.
发明人： JEVANS, David Alexander
IPC分类号： G06F21/00
CPC分类号： H04L63/0876 , G06F21/10 , G06F21/51 , G06F21/54 , G06F21/552 , G06F21/554 , G06F21/57 , G06F21/577 , G06F21/64 , G06F2221/033 , H03K19/17728 , H03K19/17768 , H04L9/3236 , H04L63/123 , H04L63/1433 , H04L63/168 , H04W12/10
摘要： Systems and methods for analyzing applications on a mobile device for risk so as to maintain the privacy of the application user are provided. In the example method, the process receives a request from a mobile device. The request includes a cryptographic representation of application information for an application residing on a mobile device. The method includes comparing the cryptographic representation to an application information database that includes cryptographic representations of applications. The method also includes automatically remediating, e.g., quarantining and retiring, the application if the application matches an application that is a known risk in the database. Exemplary embodiments provide companies with controls to prevent specific applications - which have specific behaviors and are present on mobile devices being used by employees - from being used by employees, without the company having any visibility into what particular applications are being used by the employees on the mobile device.
摘要翻译：提供了用于分析移动设备上的应用的风险的系统和方法，以保持应用用户的隐私。在示例方法中，该过程从移动设备接收请求。该请求包括用于驻留在移动设备上的应用的应用信息的加密表示。该方法包括将加密表示与包括应用的密码表示的应用信息数据库进行比较。如果应用程序与数据库中已知风险的应用程序匹配，则该方法还包括自动修复，例如隔离和退出应用程序。示例性实施例为公司提供控制，以防止具有特定行为并且存在于员工使用的移动设备上的特定应用 - 被雇员使用，而没有公司可以了解员工正在使用什么特定应用程序移动设备。

9. 发明申请

WO2015166496A1 MULTI-TOPOLOGY LOGIC GATES 审中-公开
标题翻译：多拓扑逻辑门
公开(公告)号：WO2015166496A1
公开(公告)日：2015-11-05
申请号：PCT/IL2015/050446
申请日：2015-04-29
申请人： BAR-ILAN UNIVERSITY
发明人： FISH, Alexander , AVITAL, Moshe , DAGAN, Hadar , KEREN, Osnat
IPC分类号： H03K19/20 , H03K19/177
CPC分类号： G06F21/755 , G06F21/76 , G06F2221/034 , H03K19/17768
摘要： An RMTL gate includes at least two logic blocks, where at least one of the logic blocks operates in multiple modes. The respective logic block mode(s) are selected by a topology selector which applies mode control signals to the logic blocks in order to obtain a selected topology for logic circuit operation. RMTL logic gates may be cascaded and/or interconnected to form an RMTL logic circuit with multiple logic gates which may operate with dynamically varying topologies. Use of random, semi-random or specified control sequences may protect the logic circuit against security attacks.
摘要翻译： RMTL门包括至少两个逻辑块，其中至少一个逻辑块以多种模式操作。相应的逻辑块模式由拓扑选择器选择，其将模式控制信号施加到逻辑块，以获得用于逻辑电路操作的选定拓扑。 RMTL逻辑门可以级联和/或互连以形成具有多个逻辑门的RMTL逻辑电路，其可以与动态变化的拓扑结合运行。使用随机，半随机或指定的控制序列可以保护逻辑电路免受安全攻击。

10. 发明申请

WO2015006342A1 ROBUST, LOW POWER, RECONFIGURABLE THRESHOLD LOGIC ARRAY 审中-公开
标题翻译：坚固，低功耗，可重新启动的阈值逻辑阵列
公开(公告)号：WO2015006342A1
公开(公告)日：2015-01-15
申请号：PCT/US2014/045778
申请日：2014-07-08
申请人： ARIZONA BOARD OF REGENTS ON BEHALF OF ARIZONA STATE UNIVERSITY
发明人： VRUDHULA, Sarma , KULKARNI, Niranjan
IPC分类号： H03K19/177
CPC分类号： H03K19/1778 , H03K19/0013 , H03K19/17736 , H03K19/17768 , H03K19/23
摘要： A field programmable threshold-logic array (FPTLA) includes a number of threshold logic gates and a number of programmable interconnect elements. Each one of the programmable interconnect elements are connected between two or more of the threshold logic gates, such that the programmable interconnect elements route signals between the threshold logic gates. By using threshold logic gates for the FPTLA, the size of the FPTLA may be significantly smaller than conventional solutions. Further, using threshold logic gates results in significant improvements in the computation speed of the FPTLA when compared to conventional solutions.
摘要翻译：现场可编程阈值逻辑阵列（FPTLA）包括多个阈值逻辑门和多个可编程互连元件。每个可编程互连元件连接在两个或更多个阈值逻辑门之间，使得可编程互连元件在阈值逻辑门之间路由信号。通过使用FPTLA的阈值逻辑门，FPTLA的大小可能会明显小于传统的解决方案。此外，与常规解决方案相比，使用阈值逻辑门导致FPTLA的计算速度显着提高。

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