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1. 发明申请

WO2013078439A2 MEMORY CIRCUIT INCORPORATING RADIATION HARDENED MEMORY SCRUB ENGINE 审中-公开
标题翻译：包含辐射硬化存储器擦洗发动机的存储电路
公开(公告)号：WO2013078439A2
公开(公告)日：2013-05-30
申请号：PCT/US2012066430
申请日：2012-11-21
申请人： MORRIS WESLEY H , GIFFORD DAVID R , LOWTHER REX E , SILICON SPACE TECHNOLOGY CORP
发明人： MORRIS WESLEY H , GIFFORD DAVID R , LOWTHER REX E
IPC分类号： G06F11/10
CPC分类号： G06F11/1008 , G06F11/0793 , G06F11/1048 , G06F11/183 , G06F11/186 , G11C8/00 , H03K19/00392
摘要： An example integrated circuit includes a first memory array including a first plurality of data groups, each such data group including a respective plurality of data bits. The integrated circuit also includes a first error detection and correction (ED AC) circuit configured to detect and correct an error in a data group read from the first memory array. The integrated circuit also includes a first scrub circuit configured to access in a sequence each of the first plurality of data groups to correct any detected errors therein. Both the first ED AC circuit and the first scrub circuit include spatially redundant circuitry. The first ED AC circuit and the first scrub circuit may include buried guard ring (BGR) structures, and may include parasitic isolation device (PID) structures. The spatially redundant circuitry may include dual interlocked storage cell (DICE) circuits, and may include temporal filtering circuitry.
摘要翻译：示例集成电路包括第一存储器阵列，第一存储器阵列包括第一多个数据组，每个这样的数据组包括相应的多个数据位。该集成电路还包括第一错误检测和校正（ED AC）电路，该电路被配置为检测并校正从第一存储器阵列读取的数据组中的错误。该集成电路还包括第一擦除电路，该第一擦除电路被配置为按顺序访问第一多个数据组中的每一个，以校正其中的任何检测到的错误。第一ED交流电路和第一擦洗电路都包括空间冗余电路。第一EDAC电路和第一擦除电路可以包括掩埋保护环（BGR）结构，并且可以包括寄生隔离器件（PID）结构。空间冗余电路可以包括双互锁存储单元（DICE）电路，并且可以包括时间滤波电路。

2. 发明申请

WO2010107515A1 VOLATILE MEMORY ELEMENTS WITH SOFT ERROR UPSET IMMUNITY 审中-公开
标题翻译：具有软错误UPS易失性的易失性存储器元件
公开(公告)号：WO2010107515A1
公开(公告)日：2010-09-23
申请号：PCT/US2010/021352
申请日：2010-01-19
申请人： ALTERA CORPORATION , PEDERSEN, Bruce, B.
发明人： PEDERSEN, Bruce, B.
IPC分类号： G11C7/00 , G11C11/40 , G11C7/24
CPC分类号： G11C11/412 , G11C7/20 , G11C11/4125 , H03K19/00392 , H03K19/177 , H03K19/1776 , H03K19/17764
摘要： Memory elements are provided that exhibit immunity to soft error upset events when subjected to high-energy atomic particle strikes. The memory elements may each have ten transistors including two address transistors and four transistor pairs that are interconnected to form a bistable element. Clear lines such as true and complement clear lines may be routed to positive power supply terminals and ground power supply terminals associated with certain transistor pairs. During clear operations, some or all of the transistor pairs can be selectively depowered using the clear lines. This facilitates clear operations in which logic zero values are driven through the address transistors and reduces cross-bar current surges.
摘要翻译：提供了存储元件，当受到高能原子粒子撞击时，表现出对软错误失调事件的抵抗力。存储元件可以各自具有十个晶体管，其包括互连以形成双稳态元件的两个地址晶体管和四个晶体管对。诸如真实和补充清除线之类的清除线可以被路由到与某些晶体管对相关联的正电源端子和接地电源端子。在清除操作期间，可以使用清除线选择性地削弱部分或全部晶体管对。这有助于明确的操作，其中逻辑零值通过地址晶体管驱动并且减小交叉电流浪涌。

3. 发明申请

WO2015123921A1 一种指纹信息检测电路审中-公开
公开(公告)号：WO2015123921A1
公开(公告)日：2015-08-27
申请号：PCT/CN2014/076489
申请日：2014-04-29
申请人：上海思立微电子科技有限公司
发明人：程泰毅 , 赵祥桂
IPC分类号： G06K9/00
CPC分类号： G06K9/0002 , G01N27/228 , G11C29/785 , H01L27/0629 , H01L27/092 , H01L27/0922 , H01L29/1033 , H03K17/223 , H03K19/00361 , H03K19/00392
摘要：本发明涉及芯片设计，公开了一种指纹信息检测电路。本发明包含复位单元、反馈单元、放大单元与源跟随单元；复位单元与反馈单元、放大单元均相连，反馈单元与放大单元相连，放大单元与源跟随单元相连；复位单元内置的复位管导通时存储电荷，并对反馈单元复位；复位管截止时，将存储的电荷注入反馈单元与放大单元；反馈单元接收电荷，并在检测到指纹信息时将产生的第二电压信号输出至源跟随单元；放大单元将接收的信号进行放大后输出至源跟随单元；源跟随单元将接收到的信号进行电平平移后输出第一电压信号，该第一电压信号携带检测的指纹信息。本发明使得电路占用芯片的面积得到减小，节约芯片成本。

4. 发明申请

WO2015068207A1 プログラマブルデバイス审中-公开
标题翻译：可编程器件
公开(公告)号：WO2015068207A1
公开(公告)日：2015-05-14
申请号：PCT/JP2013/079916
申请日：2013-11-05
申请人：株式会社日立製作所
发明人：山田　弘道 , 山田　勉 , 島村　光太郎 , 菅野　雄介 , 佐圓　真 , 鳥羽　忠信
IPC分类号： G06F11/18
CPC分类号： H03K19/17764 , G06F11/142 , G06F11/183 , H03K19/00392
摘要：　動的部分再構成機能を有するプログラマブルデバイスにおいて、論理回路を３重化して多数決を行い、誤りを検出すると故障した論理回路を部分再構成し、順序回路の複写用論理セルと配線のリソース消費を抑えて、その全ての順序回路を正しいデータに更新して３重化を復旧させる。　そのために、各論理回路において一部のＦＦの入力データを他の論理回路に複写用として出力するとともに、他の論理回路からの複写用データと自身の入力データを選択するように構成し、多数決処理で誤りを検出すると故障と判定した論理回路情報をＣＲＡＭに再ロードして修理し、その複写可能に構成されたＦＦを論理回路独自に設定されるサイクル数をかけて複写を行い、複写が完了すると３重化を復旧する手段を提供する。
摘要翻译：在具有动态组件重配置功能的可编程设备中：逻辑电路被三路复用，并执行多数决定; 当检测到错误时，执行故障逻辑电路的局部重新配置; 抑制了顺序电路的导线和复制逻辑单元的资源消耗; 更新所有的顺序电路以校正数据; 并且三重复原被恢复。为了实现这一点，提供了一种装置，其被配置为将每个逻辑电路中的FF输入数据的子集输出为用于复制到另一逻辑电路的数据，并且从另一个逻辑电路选择用于复制的数据，并输入数据并且重新加载到CRAM中并且修复在多数决定过程中检测到错误时确定故障的逻辑电路信息，将唯一地设置的循环计数应用于逻辑电路，以执行复制在FF 方式能够被复制，并且在重复完成时恢复三重化。

5. 发明申请

WO02049111A1 ELECTRICAL CIRCUIT COMPRISING REDUNDANCY UNITS, WHICH HAVE AN INCREASED LONG-TIME STABILITY 审中-公开
标题翻译：冗余单位电路具有增强LANGZEITSTABILITÄAT
公开(公告)号：WO02049111A1
公开(公告)日：2002-06-20
申请号：PCT/DE2001/004712
申请日：2001-12-13
IPC分类号： H03K19/003 , H01L27/105 , H01L21/66 , H03K19/007
CPC分类号： H03K19/00392
摘要： The invention relates to an electrical circuit comprising a circuit unit and a redundancy unit, which is designed to have a higher long-time stability than that of the circuit unit. The invention also relates to a control unit by means of which the circuit unit can be replaced by the redundancy unit.
摘要翻译：提供了一种具有一电路单元和冗余单元，其被设计为比电路单元更高的长期稳定性的电路。此外，控制单元被提供，通过该电路单元可以通过冗余单元被替换。

6. 发明申请

WO1981002821A1 FAULT TOLERANT GATE 审中-公开
标题翻译：容错门
公开(公告)号：WO1981002821A1
公开(公告)日：1981-10-01
申请号：PCT/JP1980000049
申请日：1980-03-26
申请人： TAKEFUJI Y
IPC分类号： H03K19/00
CPC分类号： H03K19/00392
摘要： A design technique for improving reliability in functions of a gate in which technique a plurality of conventional logic circuits (gates) are used so as to give redundancy to a logic circuit itself. The new gate with redundancy is designated by the name of a fault tolerant gate. Concretely methods of forming the gate are disclosed in the cases of AND, OR, NOT, NAND, NOR and Exclusive OR gates as typical basic logic circuits, and the improvements in reliability of such gates are discussed in comparison with the conventional gates. The fault tolerant gate has a recovery function with respect to a wider variety of faults in comparison with the majority of decision circuits already commonly available. Furthermore, the disclosure shows the degree of improvement in reliability in cases where the proposed fault tolerant gate is applied to a full adder, an arithmetic logical operator and a memory, and it also discusses the reliability of a large scale logic circuit using the fault tolerant gate, and suggests that a computer with super-high reliability can be available. Thus, it is shown that the disclosed design techniques for high reliability may be greatly effective for not only improvements in reliability of logic circuits, but also improvements in yields in the manufacturing of large-scale integrated elements.
摘要翻译：一种用于提高门功能可靠性的设计技术，其中使用多个常规逻辑电路（门）的技术，以便为逻辑电路本身提供冗余。冗余的新门由容错门的名称指定。具体地，在AND，OR，NOT，NAND，NOR和异或门作为典型的基本逻辑电路的情况下公开了形成栅极的方法，并且与常规栅极相比较，讨论了这种栅极的可靠性的改进。与大多数已经普遍可用的决策电路相比，容错门具有相对于更多种类的故障的恢复功能。此外，本公开示出了在将所提出的容错门应用于全加器，算术逻辑运算器和存储器的情况下的可靠性的改善程度，并且还讨论了使用容错的大规模逻辑电路的可靠性门，并建议可以使用具有超高可靠性的计算机。因此，显示出所公开的用于高可靠性的设计技术不仅可以有效地提高逻辑电路的可靠性，而且可以大大提高制造大规模集成元件的产量。

7. 发明申请

WO2014083159A1 PROCÉDÉ DE DURCISSEMENT LOGIQUE PAR PARTITIONNEMENT D'UN CIRCUIT ÉLECTRONIQUE 审中-公开
标题翻译：通过分割对电子线路进行辐射硬化的方法
公开(公告)号：WO2014083159A1
公开(公告)日：2014-06-05
申请号：PCT/EP2013/075099
申请日：2013-11-29
申请人： ELECTRICITE DE FRANCE
发明人： COUSIN, Bastien , DELEUZE, Gilles , CRETINON, Laurent , GONCALVES DOS SANTOS, Gutemberg, Jr. , NAVINER, Lirida
IPC分类号： G06F17/50
CPC分类号： H03K19/0033 , G06F17/505 , G06F2217/70 , H03K19/00392
摘要： Un procédé de durcissement logique par partitionnement d'un circuit électronique comprenant un nombre impair K de branches en parallèle connectées à une même entrée primaire I et comprenant chacune une même série de N modules et N-1 nœuds joignant deux modules consécutifs, les K branches formant ensemble une succession de N-1 portes constituées respectivement de K nœuds en parallèle, et un arbitre primaire réalisant un vote majoritaire à partir des signaux de sortie des K branches, le procédé étant caractérisé en ce qu'il comprend les étapes suivantes répétées pour chacune des portes: la détermination d'une fiabilité d'un sous-circuit en amont de la porte constitué par les portions des K branches comprises entre l'entrée primaire et la porte, et l'insertion d'au moins un arbitre à la porte réalisant un vote majoritaire à partir des signaux de sortie desdites portions de branches constituant le sous-circuit balayé, et délivrant au moins un signal majoritaire aux entrées respectives d'un sous-circuit complémentaire constitué par les portions de branches en aval de la porte, si la fiabilité du sous-circuit balayé est inférieure à une consigne de fiabilité.
摘要翻译：该方法涉及通过分割对电子电路进行辐射硬化的方法，所述电路包括连接到相同主输入I的并行分支的奇数K个并且每个分支包括相同的一系列N个模块和连接两个的N-1个节点连续的模块，K个分支一起形成分别由并行K个节点组成的一系列N-1个门，并且从K个分支的输出信号形成多数投票的主仲裁器，该方法的特征在于它包括以下步骤对于每个门重复：对从主要输入和门之间的K个分支的部分组成的从门上游的子电路的可靠性进行确定，以及在栅极处插入至少一个仲裁器形成从构成扫描的子电路的所述分支部分的输出信号中多数投票，并将至少一个多数信号输出到相加的相应输入如果扫描的子电路的可靠性小于可靠性设定点，则由门的下游的分支部分形成的副电路。

8. 发明申请

WO2011091795A3 ELECTRONIC CIRCUIT ARRANGEMENT FOR PROCESSING BINARY INPUT VALUES 审中-公开
标题翻译：处理二进制输入值的电子电路安排
公开(公告)号：WO2011091795A3
公开(公告)日：2011-10-13
申请号：PCT/DE2011075009
申请日：2011-01-24
申请人： UNIV POTSDAM KOERPERSCHAFT DES OEFFENTLICHEN RECHTS , AUGUSTIN MICHAEL , GOESSEL MICHAEL , BRANDENBURGISCHE TECH UNI COTTBUS , KRAEMER ROLF
发明人： AUGUSTIN MICHAEL , GOESSEL MICHAEL , KRAEMER ROLF
IPC分类号： H03K19/003 , H03K19/007
CPC分类号： H03K19/00392 , H03K19/00338 , H03K19/0075 , H03K19/20
摘要： The invention relates to an electronic circuit arrangement for processing binary input values x ? X of the word length n (n > 1), comprising a first combinatorial circuit component (31), which is configured to process the binary input values x into a first binary output value having the word length a 1 (a 1 = 1) and to provide said first binary output value at the output of the first combinatorial circuit component (31), said output having a number A 1 (A 1 > 1) of binary outputs, wherein: A 1 = a 1 , a second combinatorial circuit component (32), which is configured to process the binary input values x into a second binary output value, a third combinatorial circuit component (33), which is configured to process the binary input values x into a third binary output value, and a majority voting element (34), the input of which is connected to the output of the first, the second, and the third combinatorial circuit components (31, 32, 33) in order to receive the respective binary output value and which is configured to provide a majority signal at the output of the majority voting element according to the received binary output values, wherein the second and the third combinatorial circuit components (32, 33) are designed, in regard to faults in the processing of the binary input values x in the first combinatorial circuit component (31) for the first binary output value having the word length a 1 , to process binary input values of a real non-empty subset X 1 of the set of the binary input values X in a fault-tolerant manner and to process binary input values of a further non-empty subset X 2 of the set of the binary input values X that is different from the real non-empty subset X 1 in a non-fault-tolerant manner.
摘要翻译：用于处理二进制输入值x的电子电路？处理X，字长N（N> 1），利用该被配置成在第一组合电路部件（31），所述二进制输入值x到第一二进制输出值到字宽度a 1（1 = 1），并在所述第一输出其与多个二进制输出的图1（a 1> 1）提供，其中所形成的组合电路部件（31）：二进制输入值a 1 = 1，第二组合电路部件（32）被配置X 加工成被配置为将所述二进制输入值x处理到第三二进制输出值的第三组合电路部件（33）具有用于接收相应的二进制输出值的输出的输入的第二二进制输出值，以及一个Mehrheitsvoterelement（34）第一，第二和第三组合电路部件（31,32,33）并且被配置为功能吨在其输出端的大部分信号，其中所述第二和第三组合电路部件（32,33）被设计提供接收到的二进制输出值，相对于误差为第一二进制处理在第一组合电路部件（31）的二进制输入值x 输出值与字宽的真实非空子集X 1的二进制输入量的1个二进制输入值的值X容错和二进制输入值的二进制输入量的一个进一步的非空子集X 2值X，这是从真非空子集X 1不同，而不是容错过程。

9. 发明申请

WO2008061915A3 RADIATION-PROTECTED INTEGRATED CIRCUIT 审中-公开
标题翻译：辐射防护集成电路
公开(公告)号：WO2008061915A3
公开(公告)日：2008-09-18
申请号：PCT/EP2007062257
申请日：2007-11-13
申请人： IHP GMBH , SCHOOF GUNTER , KRAEMER ROLF
发明人： SCHOOF GUNTER , KRAEMER ROLF
IPC分类号： H03K19/003 , H03K19/007
CPC分类号： H03K19/0033 , H03K19/00392 , H03K19/0075
摘要： The invention relates to an electric circuit comprising a first circuit section (SAa) that is provided with first switching means (SA) which are designed to limit power consumption of the first circuit section in reaction to the occurrence of a single event effect in the first circuit section (SAa).
摘要翻译：本发明涉及一种具有设置在所述第一转换装置的第一电路部分（SAA）（SA），其适合于响应于在所述第一电路部分（SAA），的电流消耗的单个事件效应的发生的电路以限制所述第一电路部分。

10. 发明申请

WO2003040903A1 A SYSTEM AND METHOD FOR COMMUNICATING BETWEEN A NUMBER OF ELEMENTS AND A METHOD FOR CONFIGURING AND TESTING THE SYSTEM 审中-公开
标题翻译：用于在元件数量之间进行通信的系统和方法以及用于配置和测试系统的方法
公开(公告)号：WO2003040903A1
公开(公告)日：2003-05-15
申请号：PCT/US2002/035559
申请日：2002-11-07
申请人： VITESSE SEMICONDUCTOR CORPORATION , NIELSEN, Peter, Ostergaard , TAGORE-BRAGE, Jens, P.
发明人： NIELSEN, Peter, Ostergaard , TAGORE-BRAGE, Jens, P.
IPC分类号： G06F3/00
CPC分类号： H03K19/00392 , G01R31/31713 , G01R31/31717 , G01R31/31724 , G01R31/318516 , G06F11/27
摘要： Means are provided for facilitating communication between ports (20) of a switch, a functioning elements (30) and a common bus for transferring data between the elements and the ports. The malfunctioning or redundant element may be rendered inactive by removing power or a colcking signal thereto. Manners of configuring and resting the chip are described as well as the use of the chip for providing lower functionality configurations.
摘要翻译：提供了用于促进交换机的端口20，功能元件30和用于在元件和端口之间传送数据的公共总线之间的通信的装置。故障或冗余元件可以通过去除功率或对其产生的撞击信号而变得无效。描述配置和休息芯片的方式以及芯片用于提供较低功能配置的使用。

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