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1. 发明申请

WO2016190958A1 CROSS-COUPLED CLOCK SIGNAL DISTRIBUTION LAYOUT IN MULTI-HEIGHT SEQUENTIAL CELLS FOR UNI-DIRECTIONAL M1 审中-公开
标题翻译：用于单向M1的多重顺序细胞中的交叉耦合时钟信号分布布局
公开(公告)号：WO2016190958A1
公开(公告)日：2016-12-01
申请号：PCT/US2016/025388
申请日：2016-03-31
申请人： QUALCOMM INCORPORATED
发明人： GUPTA, Mukul , CHEN, Xiangdong , KWON, Ohsang
IPC分类号： H01L27/02 , H01L23/528 , H01L27/118 , G06F1/10 , G06F17/50
CPC分类号： H01L23/528 , G06F1/10 , G06F17/5068 , H01L23/5286 , H01L27/0207 , H01L27/088 , H01L27/11807 , H01L2027/11875 , H01L2027/11879
摘要： A MOS device includes first, second, third, and fourth interconnects. The first interconnect (402) extends on a first track in a first direction. The first interconnect is configured in a metal layer. The second interconnect (404) extends on the first track in the first direction. The second interconnect is configured in the metal layer. The third interconnect (408) extends on a second track in the first direction. The third interconnect is configured in the metal layer. The second track is parallel to the first track. The third interconnect is coupled to the second interconnect. The second and third interconnects (404. 408) are configured to provide a first signal (Clk). The fourth interconnect (410) extends on the second track in the first direction. The fourth interconnect is configured in the metal layer. The fourth interconnect is coupled to the first interconnect. The first and fourth interconnects (402, 410) are configured to provide a second signal (Clk) different than the first signal.
摘要翻译： MOS器件包括第一，第二，第三和第四互连。第一互连（402）在第一方向上在第一轨道上延伸。第一互连配置在金属层中。第二互连（404）在第一方向上在第一轨道上延伸。第二互连配置在金属层中。第三互连（408）在第一方向上的第二轨道上延伸。第三互连配置在金属层中。第二条轨道平行于第一条轨道。第三互连耦合到第二互连。第二和第三互连（404.408）被配置为提供第一信号（Clk）。第四互连（410）在第一方向上在第二轨道上延伸。第四互连配置在金属层中。第四互连耦合到第一互连。第一和第四互连（402,410）被配置为提供与第一信号不同的第二信号（Clk）。

2. 发明申请

WO2011081052A1 ＬＳＩ，鉄道用フェールセーフＬＳＩ，電子装置，鉄道用電子装置审中-公开
标题翻译： LSI，用于铁路的FAIL-SAFE LSI，用于铁路的电子设备和电子设备
公开(公告)号：WO2011081052A1
公开(公告)日：2011-07-07
申请号：PCT/JP2010/072953
申请日：2010-12-21
申请人：株式会社日立製作所 , 中三川哲明 , 島村光太郎 , 作山秀夫 , 竹原剛
发明人：中三川　哲明 , 島村　光太郎 , 作山　秀夫 , 竹原　剛
IPC分类号： H01L21/822 , G06F11/18 , G06F15/78 , H01L21/82 , H01L27/04 , H03K19/007
CPC分类号： H03K19/0075 , G05B9/03 , G06F11/1641 , H01L23/49838 , H01L23/50 , H01L24/16 , H01L24/48 , H01L27/0207 , H01L27/11898 , H01L2027/11875 , H01L2027/11877 , H01L2027/11879 , H01L2224/16225 , H01L2224/48091 , H01L2224/48227 , H01L2924/00014 , H01L2924/01019 , H01L2924/181 , H01L2924/1815 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
摘要：　従来のフェールセーフＬＳＩは、チップ内のプロセッサや比較回路の配置について言及されていたが、パッケージの信号ピン配置までは言及されていなかった。また、多様な周辺回路や高速な外部メモリへの対応も考慮されていなかった。　２つのプロセッサからの出力を照合して一本化された内部インタフェースを共通系内部バスに接続し、その共通系内部バスに複数の外部インタフェース回路を接続する。また、２つの系統に関する信号ピンをパッケージの対角に配置するともに、それらの間に共通系に関する信号ピンを配置するようにする。
摘要翻译：已经使用传统的故障安全LSI来将处理器和比较器放置在芯片中，但尚未用于封装信号引脚的放置。故障安全LSI对各种外围电路和高速存储器的适应性也没有被考虑。将来自两个处理器的输出匹配的集成内部接口连接到公共线内部总线，并且多个外部接口电路连接到公共线内部总线。此外，对应于两个系统的信号引脚设置在封装的相对角处，并且相应于公共线的信号引脚设置在它们之间。

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