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1. 发明申请

WO2017218360A1 A STANDARD CELL ARCHITECTURE FOR PARASITIC RESISTANCE REDUCTION 审中-公开
标题翻译：用于降低寄生虫抗性的标准细胞结构
公开(公告)号：WO2017218360A1
公开(公告)日：2017-12-21
申请号：PCT/US2017/036865
申请日：2017-06-09
申请人： QUALCOMM INCORPORATED
发明人： CHEN, Xiangdong , LIM, Hyeokjin Bruce , SAHU, Satyanarayana , BOYNAPALLI, Venugopal
IPC分类号： H01L27/02 , H01L23/528 , H01L27/118
CPC分类号： H01L29/0646 , H01L23/528 , H01L23/535 , H01L27/0207 , H01L27/11807 , H01L2027/11875
摘要： A MOS IC (300) includes a first contact interconnect (330) in a first standard cell (302a) that extends in a first direction and contacts a first MOS transistor source (310) and a voltage source (342). Still further, the MOS IC includes a first double diffusion break extending along a first boundary (344) in the first direction of the first standard cell and a second standard cell (302b). The MOS IC also includes a second contact interconnect (360) extending over a portion of the first double diffusion break. In an aspect, the second contact interconnect is within both the first standard cell and the second standard cell and coupled to the voltage source. Additionally, the MOS IC includes a third contact interconnect (362) extending in a second direction orthogonal to the first direction and coupling the first contact interconnect and the second contact interconnect together.
摘要翻译： MOS IC（300）包括在第一标准单元（302a）中的第一接触互连（330），其在第一方向上延伸并接触第一MOS晶体管源极（310）和电压源（342）。另外，MOS IC包括沿着第一标准单元的第一方向上的第一边界（344）和第二标准单元（302b）延伸的第一双扩散中断。 MOS IC还包括在第一双扩散分裂的一部分上延伸的第二接触互连（360）。在一个方面，第二接触互连在第一标准单元和第二标准单元两者内并耦合到电压源。此外，MOS IC包括在与第一方向正交的第二方向上延伸并且将第一接触互连和第二接触互连耦合在一起的第三接触互连（362）。

2. 发明申请

WO2016208081A1 電子装置审中-公开
标题翻译：电子设备
公开(公告)号：WO2016208081A1
公开(公告)日：2016-12-29
申请号：PCT/JP2015/068574
申请日：2015-06-26
申请人：ルネサスエレクトロニクス株式会社
发明人：別井　隆文 , 諏訪　元大
IPC分类号： H01L25/04 , H01L25/18
CPC分类号： H01L23/538 , H01L23/49811 , H01L23/50 , H01L23/5383 , H01L23/5384 , H01L23/5386 , H01L25/04 , H01L25/18 , H01L2027/11875 , H01L2027/11881 , H01L2224/0401 , H01L2224/16225 , H01L2224/73204 , H01L2924/15311
摘要：電子装置は、第１配線基板および第１配線基板上に搭載される半導体装置を有する。半導体装置は、複数の端子を有する第２配線基板、第２配線基板上に搭載された複数の第１半導体チップ、および第２配線基板上に搭載される第２半導体チップを備える。また、第１配線基板は、第２半導体チップに種類の異なる複数の電源電位を供給する第１電源線および第２電源線を有する。また、平面視において、第２電源線は、第２配線基板の第１基板辺および第２半導体チップの第１チップ辺を跨ぐように配置される。また、平面視において、第１電源線は、第２電源線と複数の第１半導体チップのうちの一部との間を通って第２半導体チップと重なる領域に向かって延びるように配置される。また、第１電源線のうち、第２電源線と厚さ方向に重なる領域の面積は、第１電源線のうち、第２電源線と重ならない領域の面積よりも小さい。
摘要翻译：提供一种具有第一布线基板和安装在第一布线基板上的半导体器件的电子设备。半导体器件配备有具有多个端子的第二布线基板，安装在第二布线基板上的多个第一半导体芯片和安装在第二布线基板上的第二半导体芯片。第一布线基板具有向第二半导体芯片提供多种不同类型的电源电位的第一电源线和第二电源线。第二电源线布置成在平面图中跨越第二布线基板的第一基板侧和第二半导体芯片的第一芯片侧。第一电源线布置成在平面图中延伸穿过第二电源线和多个第一半导体芯片中的一些朝向与第二半导体芯片重叠的区域的空间。第一电源线的与厚度方向重叠的区域的区域比不与第二电源线重叠的第一电源线的区域的面积小。

3. 发明申请

WO2017106575A3 INTEGRATED CIRCUIT CONTAINING DOES OF NCEM-ENABLED FILL CELLS 审中-公开
标题翻译：集成电路包含NCEM使能的充电电池
公开(公告)号：WO2017106575A3
公开(公告)日：2018-01-18
申请号：PCT/US2016067050
申请日：2016-12-15
申请人： PDF SOLUTIONS INC
发明人： LAM STEPHEN , CIPLICKAS DENNIS , BROZEK TOMASZ , CHENG JEREMY , COMENSOLI SIMONE , DE INDRANIL , DOONG KELVIN , EISENMANN HANS , FISCUS TIMOTHY , HAIGH JONATHAN , HESS CHRISTOPHER , KIBARIAN JOHN , LEE SHERRY , LIAO MARCI , LIN SHENG-CHE , MATSUHASHI HIDEKI , MICHAELS KIMON , O'SULLIVAN CONOR , RAUSCHER MARKUS , ROVNER VYACHESLAV , STROJWAS ANDRZEJ , STROJWAS MARCIN , TAYLOR CARL , VALLISHAYEE RAKESH , WEILAND LARG , YOKOYAMA NOBUHARU
IPC分类号： G06F17/50 , G01N23/00 , G01R31/26 , H01L21/66
CPC分类号： H01L22/26 , G01R31/2884 , G06F11/079 , G06F17/5045 , G06F17/5068 , G06F17/5072 , G06F17/5081 , H01L22/20 , H01L22/34 , H01L23/5226 , H01L23/528 , H01L27/0207 , H01L27/11803 , H01L27/11807 , H01L29/0649 , H01L29/0684 , H01L29/41725 , H01L29/45 , H01L2027/11866 , H01L2027/11875 , H01L2027/11885 , H01L2027/11887
摘要： Wafers, chips, or dies that contain fill cells with structures configured to obtain in-line data via non-contact electrical measurements ("NCEM"). Such NCEM-enabled fill cells may target/expose a variety of open-circuit, short-circuit, leakage, or excessive resistance failure modes. Such wafers, chips, or dies may include Designs of Experiments ("DOEs"), comprised of multiple NCEM-enabled fill cells, in at least two variants, all targeted to the same failure mode(s).
摘要翻译：包含填充单元的晶圆，芯片或管芯，其结构配置为通过非接触式电气测量（“NCEM”）获取在线数据。这种NCEM使能的填充单元可以针对/暴露各种开路，短路，泄漏或过度电阻故障模式。这样的晶片，芯片或晶粒可以包括至少两个变体中的由多个NCEM使能的填充单元组成的实验设计（“DOE”），所有目标都针对相同的失效模式。

4. 发明申请

WO2016190958A1 CROSS-COUPLED CLOCK SIGNAL DISTRIBUTION LAYOUT IN MULTI-HEIGHT SEQUENTIAL CELLS FOR UNI-DIRECTIONAL M1 审中-公开
标题翻译：用于单向M1的多重顺序细胞中的交叉耦合时钟信号分布布局
公开(公告)号：WO2016190958A1
公开(公告)日：2016-12-01
申请号：PCT/US2016/025388
申请日：2016-03-31
申请人： QUALCOMM INCORPORATED
发明人： GUPTA, Mukul , CHEN, Xiangdong , KWON, Ohsang
IPC分类号： H01L27/02 , H01L23/528 , H01L27/118 , G06F1/10 , G06F17/50
CPC分类号： H01L23/528 , G06F1/10 , G06F17/5068 , H01L23/5286 , H01L27/0207 , H01L27/088 , H01L27/11807 , H01L2027/11875 , H01L2027/11879
摘要： A MOS device includes first, second, third, and fourth interconnects. The first interconnect (402) extends on a first track in a first direction. The first interconnect is configured in a metal layer. The second interconnect (404) extends on the first track in the first direction. The second interconnect is configured in the metal layer. The third interconnect (408) extends on a second track in the first direction. The third interconnect is configured in the metal layer. The second track is parallel to the first track. The third interconnect is coupled to the second interconnect. The second and third interconnects (404. 408) are configured to provide a first signal (Clk). The fourth interconnect (410) extends on the second track in the first direction. The fourth interconnect is configured in the metal layer. The fourth interconnect is coupled to the first interconnect. The first and fourth interconnects (402, 410) are configured to provide a second signal (Clk) different than the first signal.
摘要翻译： MOS器件包括第一，第二，第三和第四互连。第一互连（402）在第一方向上在第一轨道上延伸。第一互连配置在金属层中。第二互连（404）在第一方向上在第一轨道上延伸。第二互连配置在金属层中。第三互连（408）在第一方向上的第二轨道上延伸。第三互连配置在金属层中。第二条轨道平行于第一条轨道。第三互连耦合到第二互连。第二和第三互连（404.408）被配置为提供第一信号（Clk）。第四互连（410）在第一方向上在第二轨道上延伸。第四互连配置在金属层中。第四互连耦合到第一互连。第一和第四互连（402,410）被配置为提供与第一信号不同的第二信号（Clk）。

5. 发明申请

WO2012056615A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2012056615A1
公开(公告)日：2012-05-03
申请号：PCT/JP2011/004147
申请日：2011-07-22
申请人：パナソニック株式会社 , 田丸雅規
发明人：田丸　雅規
IPC分类号： H01L21/82 , H01L21/3205 , H01L21/822 , H01L21/8238 , H01L23/52 , H01L27/04 , H01L27/092
CPC分类号： H01L27/11807 , H01L21/76895 , H01L23/485 , H01L27/0207 , H01L29/1079 , H01L2027/11829 , H01L2027/11861 , H01L2027/11866 , H01L2027/11875 , H01L2924/0002 , H01L2924/00
摘要：　ローカル配線（１２）が、不純物拡散領域（１１）上面に接して形成されており、電位給電配線（１３）の下まで延びている。そして、コンタクトホール（１４ａ）によって、ローカル配線（１２）と電位給電配線（１３）とが電気的に接続されている。すなわち、不純物拡散領域（１１）から電位給電配線（１３）までの電気的接続のために、不純物拡散領域上面に接して形成されたローカル配線（１２）が用いられている。
摘要翻译：本地布线（12）形成为与杂质扩散区（11）的上表面接触，并延伸到电位馈电布线（13）的下方。局部布线（12）和电位馈线（13）经由接触孔（14a）电连接。也就是说，与杂质扩散区域的上表面接触形成的局部布线（12）用于从杂质扩散区域（11）到电势馈电布线（13）的电连接。

6. 发明申请

WO2017106575A2 INTEGRATED CIRCUIT CONTAINING DOES OF NCEM-ENABLED FILL CELLS 审中-公开
标题翻译：集成电路包含NCEM使能的充电电池
公开(公告)号：WO2017106575A2
公开(公告)日：2017-06-22
申请号：PCT/US2016/067050
申请日：2016-12-15
申请人： PDF SOLUTIONS, INC.
发明人： LAM, Stephen , CIPLICKAS, Dennis , BROZEK, Tomasz , CHENG, Jeremy , COMENSOLI, Simone , DE, Indranil , DOONG, Kelvin , EISENMANN, Hans , FISCUS, Timothy , HAIGH, Jonathan , HESS, Christopher , KIBARIAN, John , LEE, Sherry , LIAO, Marci , LIN, Sheng-Che , MATSUHASHI, Hideki , MICHAELS, Kimon , O'SULLIVAN, Conor , RAUSCHER, Markus , ROVNER, Vyacheslav , STROJWAS, Andrzej , STROJWAS, Marcin , TAYLOR, Carl , VALLISHAYEE, Rakesh , WEILAND, Larg , YOKOYAMA, Nobuharu
CPC分类号： H01L22/26 , G01R31/2884 , G06F11/079 , G06F17/5045 , G06F17/5068 , G06F17/5072 , G06F17/5081 , H01L22/20 , H01L22/34 , H01L23/5226 , H01L23/528 , H01L27/0207 , H01L27/11803 , H01L27/11807 , H01L29/0649 , H01L29/0684 , H01L29/41725 , H01L29/45 , H01L2027/11866 , H01L2027/11875 , H01L2027/11885 , H01L2027/11887
摘要： Wafers, chips, or dies that contain fill cells with structures configured to obtain in-line data via non-contact electrical measurements ("NCEM"). Such NCEM-enabled fill cells may target/expose a variety of open-circuit, short-circuit, leakage, or excessive resistance failure modes. Such wafers, chips, or dies may include Designs of Experiments ("DOEs"), comprised of multiple NCEM-enabled fill cells, in at least two variants, all targeted to the same failure mode(s).
摘要翻译：包含填充单元的晶片，芯片或管芯具有经配置以经由非接触式电气测量（“NCEM”）获得内嵌数据的结构。这种NCEM使能的填充单元可以针对/暴露各种开路，短路，泄漏或过度电阻故障模式。这样的晶片，芯片或管芯可以包括至少两个变体中的由多个NCEM使能的填充单元组成的实验设计（“DOE”），全部针对相同的故障模式。

7. 发明申请

WO2015199682A1 TECHNIQUES FOR FORMING A COMPACTED ARRAY OF FUNCTIONAL CELLS 审中-公开
标题翻译：形成功能性细胞压制阵列的技术
公开(公告)号：WO2015199682A1
公开(公告)日：2015-12-30
申请号：PCT/US2014/044105
申请日：2014-06-25
申请人： INTEL CORPORATION , ELSAYED, Rany, T. , GOEL, Niti , BOU-GHAZALE, Silvio, E. , ASKSAMIT, Randy, J.
发明人： ELSAYED, Rany, T. , GOEL, Niti , BOU-GHAZALE, Silvio, E. , ASKSAMIT, Randy, J.
IPC分类号： H01L21/027 , H01L21/768
CPC分类号： H01L27/0207 , G06F17/5068 , H01L21/0274 , H01L21/0277 , H01L21/823475 , H01L27/11 , H01L27/11807 , H01L29/16 , H01L2027/11853 , H01L2027/11866 , H01L2027/11875 , H03K19/00
摘要： Techniques are disclosed for forming a compacted array of functional cells using next-generation lithography (NGL) processes, such as electron-beam direct write (EBDW) and extreme ultraviolet lithography (EUVL), to form the boundaries of the cells in the array. The compacted array of cells may be used for field-programmable gate array (FPGA) structures configured with logic cells, static random-access memory (SRAM) structures configured with bit cells, or other memory or logic devices having cell-based structures. The techniques can be used to gain a reduction in area of 10 to 50 percent, for example, for the array of functional cells, because the NGL processes allow for higher precision and closer cuts for the cell boundaries, as compared to conventional 193 nm photolithography. In addition, the use of NGL processes to form the boundaries for the cells may also reduce lithography induced variations that would otherwise be present with conventional 193 nm photolithography.
摘要翻译：公开了用于使用下一代光刻（NGL）工艺（例如电子束直写（EBDW）和极紫外光刻（EUVL））形成功能电池的压实阵列的技术，以形成阵列中的电池的边界。紧凑的单元阵列可以用于配置有逻辑单元，配置有位单元的静态随机存取存储器（SRAM）结构或具有基于单元的结构的其他存储器或逻辑器件的现场可编程门阵列（FPGA）结构。与常规的193nm光刻相比，这些技术可以用于获得10至50％的面积减少，例如对于功能单元阵列，因为NGL工艺允许更高的精度和更小的细胞边界切割。此外，使用NGL工艺来形成单元的边界也可以减少光刻引起的变化，否则将以传统的193nm光刻法存在。

8. 发明申请

WO2007103587A2 DYNAMIC ARRAY ARCHITECTURE 审中-公开
标题翻译：动态阵列架构
公开(公告)号：WO2007103587A2
公开(公告)日：2007-09-13
申请号：PCT/US2007/006207
申请日：2007-03-08
申请人： TELA INNOVATIONS, INC. , BECKER, Scott, T. , SMAYLING, Michael, C.
发明人： BECKER, Scott, T. , SMAYLING, Michael, C.
IPC分类号： H01L29/76
CPC分类号： H01L27/11807 , G06F17/5068 , G06F17/5072 , H01L21/28123 , H01L21/823871 , H01L23/5226 , H01L23/5283 , H01L27/0207 , H01L27/088 , H01L27/092 , H01L29/42372 , H01L29/42376 , H01L2027/11812 , H01L2027/11814 , H01L2027/11855 , H01L2027/11861 , H01L2027/11862 , H01L2027/11864 , H01L2027/11866 , H01L2027/11875 , H01L2027/11887 , H01L2027/11888 , H01L2924/0002 , H01L2924/00
摘要： A semiconductor device includes a substrate and a number of diffusion regions defined within the substrate. The diffusion regions are separated from each other by a non-active region of the substrate. The semiconductor device includes a number of linear gate electrode tracks defined to extend over the substrate in a single common direction. Each linear gate electrode track is defined by one or more linear gate electrode segments. Each linear gate electrode track that extends over both a diffusion region and a non-active region of the substrate is defined to minimize a separation distance between ends of adjacent linear gate electrode segments within the linear gate electrode track, while ensuring adequate electrical isolation between the adjacent linear gate electrode segments.
摘要翻译：半导体器件包括衬底和限定在衬底内的多个扩散区域。扩散区域通过衬底的非有源区域彼此分离。半导体器件包括多个线性栅极电极轨道，其被限定为在单个共同方向上在衬底上延伸。每个线性栅极电极轨道由一个或多个线性栅电极段限定。限定在衬底的扩散区域和非有源区域两者上延伸的每个线性栅极电极轨迹，以使线性栅电极轨道内的相邻线性栅电极段的端部之间的间隔距离最小化，同时确保相邻的线性栅电极段。

9. 发明申请

WO2018156245A1 CONNECTION PROPAGATION FOR INTER-LOGICAL BLOCK CONNECTIONS IN INTEGRATED CIRCUITS 审中-公开
公开(公告)号：WO2018156245A1
公开(公告)日：2018-08-30
申请号：PCT/US2018/012046
申请日：2018-01-02
申请人： QUALCOMM INCORPORATED
发明人： KAMAL, Pratyush , SAMADI, Kambiz , XIE, Jing , DU, Yang
IPC分类号： H03K19/09 , H01L23/52 , H01L27/11 , G06F17/50
CPC分类号： H03K19/094 , G06F17/505 , H01L23/5226 , H01L23/528 , H01L27/0688 , H01L27/11807 , H01L2027/11851 , H01L2027/11872 , H01L2027/11875
摘要： A 3D integrated circuit reduces delay when a signal traverses logical blocks of the integrated circuit. In one instance, the 3D integrated circuit has a first tier and a second tier including one or more first and second logical blocks, respectively. The first logical block(s) include a first primary output logic gate, a first primary input logic gate, a first primary input pin and a first primary output pin. The first primary output pin lies within a perimeter defined by a total area occupied by logic gates of the first logical block(s). The second logical block(s) include a second primary output logic gate, a second primary input logic gate, a second primary input pin and a second primary output pin. The second primary input pin is coupled to the first primary output pin.

10. 发明申请

WO2017048532A1 HYBRID DIFFUSION STANDARD LIBRARY CELLS, AND RELATED SYSTEMS AND METHODS 审中-公开
标题翻译：混合扩张标准图书馆和相关系统和方法
公开(公告)号：WO2017048532A1
公开(公告)日：2017-03-23
申请号：PCT/US2016/050072
申请日：2016-09-02
申请人： QUALCOMM INCORPORATED
发明人： SAHU, Satyanarayana , HIREMATH, Renukprasad, Shreedhar , GUTTAL, Radhika, Vinayak
IPC分类号： H01L27/02 , G06F17/50 , H01L23/525 , H01L23/528 , H01L27/118
CPC分类号： G06F17/5068 , H01L23/525 , H01L27/0207 , H01L27/11807 , H01L2027/11875
摘要： Hybrid diffusion standard library cells for engineering change orders (ECO), and related systems and methods are disclosed. The hybrid diffusion standard library cells may be fabricated with reduced costs because masks corresponding to fixed base layers remain constant across integrated circuit (IC) devices. The hybrid diffusion standard library cell includes at least one transistor and multiple diffusion regions (102(1-4)), wherein a break region (104) separates at least two of the multiple diffusion regions. The hybrid diffusion standard library cell includes one or more MEOL interconnects (106(1-19)) at fixed locations that are configured to connect transistors to a first metal layer. One of the interconnects (106(17)) may be disposed in the break region. Including the break region between multiple diffusion regions helps to limit the locations of the fixed MEOL interconnects, which limits possible locations for base level transistors and fixes the base layer design.
摘要翻译：公开了用于工程变更单（ECO）的混合扩散标准库单元及相关系统和方法。可以以降低的成本制造混合扩散标准库单元，因为对应于固定基极层的掩模在集成电路（IC）器件上保持恒定。混合扩散标准库单元包括至少一个晶体管和多个扩散区域（102（1-4）），其中断开区域（104）分离多个扩散区域中的至少两个。混合扩散标准库单元包括在被配置为将晶体管连接到第一金属层的固定位置处的一个或多个MEOL互连（106（1-19））。互连（106（17））之一可以设置在断开区域中。包括多个扩散区域之间的断开区域有助于限制固定的MEOL互连的位置，这限制了基极晶体管的可能位置并固定了基极层设计。

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