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1. 发明申请

WO2011086884A1 半導体集積回路のテストパターン生成方法、プログラム、およびコンピュータ読み取り可能な記録媒体审中-公开
标题翻译：用于生成半导体集成电路的测试图案的方法和程序以及计算机可读存储介质
公开(公告)号：WO2011086884A1
公开(公告)日：2011-07-21
申请号：PCT/JP2011/000059
申请日：2011-01-07
申请人：国立大学法人奈良先端科学技術大学院大学 , 国立大学法人九州工業大学 , 井上美智子 , 米田友和 , 佐藤康夫
发明人：井上美智子 , 米田友和 , 佐藤康夫
IPC分类号： G01R31/3183 , G01R31/28 , G06F17/50 , H01L21/822 , H01L27/04
CPC分类号： G01R31/318371 , G01R31/31721 , G01R31/318385 , G01R31/318544
摘要：　テスト時の半導体集積回路の温度を空間的に均一化するようなテストパターンを生成する。ドントケアを含む複数のテストパターンからなる原テストパターン系列からテストパターンを順次選択し、半導体集積回路のレイアウト領域を略等分割した各領域について、選択したテストパターンにドントケア値を設定して当該テストパターンが半導体集積回路に印加された場合の消費電力を見積もり、選択したテストパターンについて、ドントケア値の変更および各領域の消費電力の見積もりを繰り返して、各領域の消費電力のばらつきが極小となるようなドントケア値を探索し、探索によって得られたドントケア値を選択したテストパターンのドントケア値として決定し、ドントケアを含まない複数のテストパターンからなる第１の新テストパターン系列を生成する。
摘要翻译：提供了一种用于产生测试图案的方法，使得测试期间的半导体集成电路的温度被宽敞地均匀化。该方法包括以下步骤：从多个测试图案的原始测试图案系列顺序地选择测试图案，包括不关心，为半导体集成的每个几乎相等分布的布局区域为所选择的测试图案设置不关心的值电路，用于当所述测试图案被应用于半导体集成电路时估计功率消耗，重复地改变所述布局区域的每个布局区域的无关心值和估计功耗，以找到不关心的值，使得每个布局区域的功耗的变化变得非常低，确定所找到的不关心价值，因为不考虑所选择的测试图案的价值，并且生成包括不包括的多个测试图案的第一新的测试图案系列不在乎

2. 发明申请

WO2009051193A1 論理値決定方法及び論理値決定プログラム审中-公开
标题翻译：逻辑价值确定方法和逻辑价值确定方案
公开(公告)号：WO2009051193A1
公开(公告)日：2009-04-23
申请号：PCT/JP2008/068778
申请日：2008-10-16
申请人：国立大学法人九州工業大学 , 宮瀬紘平 , 温暁青 , 梶原誠司
发明人：宮瀬紘平 , 温暁青 , 梶原誠司
IPC分类号： G01R31/3183 , G01R31/28 , H03K19/23
CPC分类号： H03K19/23 , G01R31/318371
摘要：テストの判定能力を低下させない未定値ビットを特定し、この未定値ビットの論理値を短時間で決定できる論理値決定方法及び論理値決定プログラムを提供する。組合せ回路１１の対応する外部入力線と外部出力線との間の論理値相違の総数を調整する未定値ビットの論理値決定方法であって、外部出力線が論理値、外部入力線が未定値の場合、未定値ビットの論理値を外部出力線の論理値とする第１論理値決定作業と、外部出力線が未定値、外部入力線が論理値の場合、正当化操作によって未定値ビットの論理値を求める第２論理値決定作業と、外部入力線及び外部出力線が未定値の場合、外部出力線が論理値０になる確率と、論理値１になる確率を計算し、確率の差に基づいて外部入力線の未定値ビットの論理値を決定する第３論理値決定作業とを具備し、論理値相違の総数が目標値に到達するまで第３論理値決定作業を繰り返す。
摘要翻译：本发明的目的是提供一种逻辑值确定方法和逻辑值确定程序，其可以指定不降低测试判断能力的未确定值比特，并且在短时间内确定未确定值比特的逻辑值。调整组合电路（11）的对应的外部输入和输出线之间的逻辑值的差异的总数的未确定值的逻辑值的确定方法被提供有第一逻辑值确定操作，当第外部输出线具有逻辑值，并且外部输入线具有未确定值，将未确定值位的逻辑值视为外部输出线的逻辑值;第二逻辑值确定操作，当外部输出线具有未确定值，并且外部输入线具有逻辑值，通过对正操作确定未确定值位的逻辑值;以及第三逻辑值确定操作，当外部输入和输出线具有未确定值时，计算概率外部输出线分别变为逻辑值0和1，并确定th的逻辑值基于所述概率之间的差异，所述外部输入线的未确定值比特，其中重复所述第三逻辑值确定操作，直到所述逻辑值差的总数达到目标值。

3. 发明申请

WO2004023554A1 半導体集積回路のテスト方法及び半導体集積回路のテスト支援方法审中-公开
标题翻译：半导体集成电路测试方法和半导体集成电路测试支持方法
公开(公告)号：WO2004023554A1
公开(公告)日：2004-03-18
申请号：PCT/JP2002/008758
申请日：2002-08-29
申请人：株式会社ルネサステクノロジ , 株式会社日立超エル・エス・アイ・システムズ , 坂口雅弘 , 青木英之 , 霧野啓子
发明人：坂口雅弘 , 青木英之 , 霧野啓子
IPC分类号： H01L27/04
CPC分类号： G01R31/318307 , G01R31/31707 , G01R31/3183 , G01R31/318371
摘要： A semiconductor integrated circuit test method comprises a step (S1) of selecting a required test library defining a test step of a semiconductor integrated circuit, steps (S3, S5) of specifying individual conditions of the test depending on the operating mode of the semiconductor integrated circuit under test of the test step defined by the selected test library, a step (S6) of creating a test program for effecting the test at the test step the individual conditions of which are specified, and a step (S7) of conducting a test on the semiconductor integrated circuit by using the created test program. The test library functions as a template for specifying a test step for each test operation of the semiconductor integrated circuit. Since the individual conditions are incorporated in the template, a specific test execution procedure is defined.
摘要翻译：半导体集成电路测试方法包括：选择限定半导体集成电路的测试步骤的所需测试库的步骤（S1）;根据半导体集成电路的操作模式指定测试的各个条件的步骤（S3，S5）由所选择的测试库定义的测试步骤的测试电路;创建用于在其测试步骤中进行测试的测试程序的步骤（S6），其中规定了各自的条件;以及进行测试的步骤（S7）通过使用创建的测试程序在半导体集成电路上。测试库用作为半导体集成电路的每个测试操作指定测试步骤的模板。由于将个别条件并入模板中，因此定义了特定的测试执行过程。

4. 发明申请

WO2003046591A2 MULTI-ENVIRONMENT TESTING WITH A RESPONDER 审中-公开
标题翻译：与响应者的多环境测试
公开(公告)号：WO2003046591A2
公开(公告)日：2003-06-05
申请号：PCT/IB2002/004906
申请日：2002-11-20
申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V.
发明人： GOFF, Lonnie , LOGSDON, Brian , PETRYK, Edward
IPC分类号： G01R31/00
CPC分类号： G01R31/318357 , G01R31/318371 , G01R31/318505 , G01R31/318516 , G01R31/3187 , G06F17/5022
摘要： Among the embodiments of the present invention is test equipment (440) to test an integrated circuit (420). The integrated circuit (420) includes one or more processors and one or more communication devices (130). The test equipment (440) includes a responder integrated circuit (450) that has at least one processor, several communication devices (160), and one or more configuration connections (192). The responder integrated circuit responds to commands from the first integrated circuit (420) and a configuration established with the one or more configuration connections (192) to test operation of the one or more communication devices (130).
摘要翻译：在本发明的实施例中，是测试集成电路（420）的测试设备（440）。集成电路（420）包括一个或多个处理器和一个或多个通信设备（130）。测试设备（440）包括具有至少一个处理器，多个通信设备（160）和一个或多个配置连接（192）的响应器集成电路（450）。响应器集成电路响应来自第一集成电路（420）的命令和与一个或多个配置连接（192）建立的配置来测试一个或多个通信设备（130）的操作。

5. 发明申请

WO2013154994A1 SYSTEMS AND METHODS FOR DATA GENERATION 审中-公开
标题翻译：用于数据生成的系统和方法
公开(公告)号：WO2013154994A1
公开(公告)日：2013-10-17
申请号：PCT/US2013/035620
申请日：2013-04-08
申请人： GENROCKET, INC.
发明人： TAYLOR, Hycel, B. , BOLINGER, Gregg
IPC分类号： G01R31/3183
CPC分类号： G06F11/2273 , G01R31/318371
摘要： The invention provides, in one aspect, a digital data processor-based test data generator, that includes a digital data processing system with one or more digital data processors that are coupled for communications. A scenario creator executes on the digital data processing system and accepts, for each of one or more entities ("domains"), a plurality of parameters, including a hierarchical relationship between that entity and one or more other entities, a priority-of-test-data-creation relationship between that entity and one or more entities, and one or more attributes of that entity. The scenario creator generates a parameter set that defines a test data set specifying the aforesaid entities, relationships and attributes. The test generator further includes an engine that enumerates values for the entities and their attributes in an order determined by the aforesaid relationships.
摘要翻译：本发明在一个方面提供一种基于数字数据处理器的测试数据生成器，其包括具有耦合用于通信的一个或多个数字数据处理器的数字数据处理系统。方案创建者在数字数据处理系统上执行，并且对于一个或多个实体（“域”）中的每一个接受多个参数，包括该实体与一个或多个其他实体之间的分层关系，该实体与一个或多个实体之间的测试数据创建关系以及该实体的一个或多个属性。场景创建者生成一个参数集，该参数集定义了一个指定上述实体，关系和属性的测试数据集。测试发生器还包括以由上述关系确定的顺序列举实体及其属性的值的引擎。

6. 发明申请

WO2006061668A1 TEST TIME REDUCTION FOR MULTI-CHIP MODULES (MCM) AND FOR SYSTEM-IN-PACKAGES (SIP) 审中-公开
标题翻译：多芯片模块（MCM）和系统级封装（SIP）的测试时间缩短
公开(公告)号：WO2006061668A1
公开(公告)日：2006-06-15
申请号：PCT/IB2004/004021
申请日：2004-12-07
申请人： INFINEON TECHNOLOGIES AG , AHMAD, Shakil , KANG, Poh Sing , SINGH, Narang Jasmeet
发明人： AHMAD, Shakil , KANG, Poh Sing , SINGH, Narang Jasmeet
IPC分类号： G01R31/319 , G01R31/3185
CPC分类号： G01R31/318371 , G01R31/31723 , G01R31/318505 , G01R31/318513
摘要： The invention relates to a semiconductor package having at least two electronic circuits and to methods for testing the semiconductor package. A first circuit has a digital input and a digital output and a test mode control line for setting the first semiconductor chip into a determined test mode. The digital input includes at least two parallel input paths and the digital output includes at least two parallel output paths. The at least two parallel input paths and at least two parallel output paths provide a corresponding number of inter-nal paths by which the first and second circuits can be tested at essentially the same time.
摘要翻译：本发明涉及具有至少两个电子电路的半导体封装和用于测试半导体封装的方法。第一电路具有用于将第一半导体芯片设置为确定的测试模式的数字输入和数字输出以及测试模式控制线。数字输入包括至少两个并行输入路径，并且数字输出包括至少两个并行输出路径。所述至少两个并行输入路径和至少两个并行输出路径提供相应数量的内部路径，通过该路径可以在基本上相同的时间测试第一和第二回路。

7. 发明申请

WO01094960A1 TOOL FOR AUTOMATIC TESTABILITY ANALYSIS 审中-公开
标题翻译：自动测试工具分析
公开(公告)号：WO01094960A1
公开(公告)日：2001-12-13
申请号：PCT/FR2001/001764
申请日：2001-06-07
IPC分类号： G01R31/3183 , G06F17/50
CPC分类号： G01R31/318371
摘要： The invention concerns a method for verifying whether a specific signal of a complex circuit is operating correctly, enabling to obtain in a computer storage, a profile of states of other signals for which a specific signal condition is expected on a physical sample of the circuit. So as to reduce to a minimum processing time and work space required to obtain said profile, the method uses binary decision diagrams. Since the specific signal can have more than two states (B, H, Z), the method consists in generating at least two binary decision diagrams, a first binary diagram decision whereof the value at 1 indicates that the signal is at the first or at the second state, a second binary decision diagram whereof the value at 1 indicates that the signal is at the second or at the third state.
摘要翻译：本发明涉及一种用于验证复合电路的特定信号是否正常工作的方法，使得能够在计算机存储器中获得在电路的物理样本上期望具有特定信号条件的其它信号的状态分布。为了减少获得所述配置文件所需的最小处理时间和工作空间，该方法使用二进制决策图。由于特定信号可以具有两个以上的状态（B，H，Z），该方法包括生成至少两个二进制决策图，第一个二进制图决定其中的值表示信号处于第一个或第一个第二状态，第二个二进制判定图，其中值1表示信号处于第二或第三状态。

8. 发明申请

WO00029863A1 INSTRUCTION PROCESSING PATTERN GENERATOR CONTROLLING AN INTEGRATED CIRCUIT TESTER 审中-公开
标题翻译：控制集成电路测试仪的指令处理模式发生器
公开(公告)号：WO00029863A1
公开(公告)日：2000-05-25
申请号：PCT/US1999/024051
申请日：1999-10-25
IPC分类号： G01R31/3183 , G01R31/319 , G06F9/42 , G06F11/22 , G06F12/02 , G01R31/28
CPC分类号： G01R31/318371 , G01R31/31921
摘要： A pattern generator (23) for an integrated circuit tester includes an instruction memory (22) storing addressable instructions (INST) and reading out each instruction when addressed by an address (ADDR) supplied as input thereto. An instruction processor (20) receives each instruction read out of the instruction memory (22) and alters the address input to the instruction memory (22) in accordance with the received instruction so that the instruction memory (22) reads out a next instruction. The instruction processor (20), which includes a conventional return address stack, is capable of executing conventional address increment, call and return instructions. The instruction processor (20) is also capable of executing a temporary return instruction (TEMP) by incrementing its current address output to produce a new return address, by setting its address output to the value of a return address previously saved in the stack, by popping the saved return address from the stack, and by pushing the new return address onto the stack. Temporary return instructions enable instruction program flow to pass back and forth between a main program and a called subroutine.
摘要翻译：用于集成电路测试器的模式发生器（23）包括存储可寻址指令（INST）的指令存储器（22），并且当通过作为其输入提供的地址（ADDR）寻址时读出每个指令。指令处理器（20）接收从指令存储器（22）读出的每个指令，并根据接收到的指令改变输入到指令存储器（22）的地址，使得指令存储器（22）读出下一个指令。包括常规返回地址堆栈的指令处理器（20）能够执行常规地址递增，调用和返回指令。指令处理器（20）还能够通过增加其当前地址输出来产生新的返回地址来执行临时返回指令（TEMP），通过将其地址输出设置为先前保存在堆栈中的返回地址的值，由从堆栈中弹出保存的返回地址，并将新的返回地址推入堆栈。临时返回指令使指令程序流程能够在主程序和被调用的子程序之间来回传递。

9. 发明申请

WO99062286A1 GSM TRANSCEIVER UNIT EQUIPPED FOR TIME OF ARRIVAL MEASUREMENTS 审中-公开
标题翻译： GSM收发器单元装备了到达时间的测量
公开(公告)号：WO99062286A1
公开(公告)日：1999-12-02
申请号：PCT/US1999/009927
申请日：1999-05-05
IPC分类号： G01R31/3183 , H04W64/00 , H04Q7/38
CPC分类号： H04W64/00 , G01R31/318371
摘要： In a base station for use in a mobile communication system for communication with mobile subscribers over a plurality of radio channels, an improved transceiver unit is provided including a traffic controller handling downlink and uplink communication traffic with mobile subscribers over the plurality of radio channels, and a measuring device measuring arrival times of burst signals from a mobile subscriber communicating on a select one of the radio channels, or from a mobile subscriber communicating on another transceiver unit, on one of the plurality of radio channels.
摘要翻译：在用于通过多个无线电信道与移动用户进行通信的移动通信系统的基站中，提供改进的收发机单元，其包括在多个无线电信道上处理与移动用户的下行链路和上行链路通信业务的业务控制器，以及测量装置，测量在所述多个无线电信道中的一个无线电信道中的一个无线电信道上或来自在另一收发机单元上通信的移动用户的移动用户的突发信号的到达时间。

10. 发明申请

WO1998006103A1 SYSTEM FOR OPTIMIZING MEMORY REPAIR TIME USING TEST DATA 审中-公开
标题翻译：使用测试数据优化记忆修复时间的系统
公开(公告)号：WO1998006103A1
公开(公告)日：1998-02-12
申请号：PCT/US1997013775
申请日：1997-08-06
申请人： MICRON TECHNOLOGY, INC.
发明人： MICRON TECHNOLOGY, INC. , BEFFA, Ray
IPC分类号： G11C29/00
CPC分类号： G11C29/08 , G01R31/318371 , G01R31/319 , G06F11/006 , G11C29/10 , G11C29/26 , G11C29/44
摘要： A method and apparatus for testing semiconductor memory chips, such as DRAMs, having a plurality of memory cells or bits. Each memory chip has a unique identifier stored in a database. Tests are performed on the memory chips and when a memory chip fails a test, the memory chip is placed in a repair bin and a test identifier is stored in the database in association with the memory chip identifier. In order to repair the memory chip, failed tests are read out of the database and such tests are again performed on the failed memory chip in order to determine which memory cell in the memory chip is faulty. The failed memory cells are then repaired.
摘要翻译：一种用于测试诸如DRAM的半导体存储器芯片的方法和装置，其具有多个存储单元或位。每个存储器芯片具有存储在数据库中的唯一标识符。对存储器芯片进行测试，并且当存储器芯片未通过测试时，将存储器芯片放置在修理槽中，并且与存储器芯片标识符相关联地将测试标识符存储在数据库中。为了修复存储器芯片，从数据库中读出失败的测试，并且在故障存储器芯片上再次执行这样的测试，以便确定存储器芯片中的哪个存储器单元是有故障的。然后修复失败的内存单元。

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