发明申请
WO2006061668A1 TEST TIME REDUCTION FOR MULTI-CHIP MODULES (MCM) AND FOR SYSTEM-IN-PACKAGES (SIP)
审中-公开
基本信息:
- 专利标题： TEST TIME REDUCTION FOR MULTI-CHIP MODULES (MCM) AND FOR SYSTEM-IN-PACKAGES (SIP)
- 专利标题（中）：多芯片模块（MCM）和系统级封装（SIP）的测试时间缩短
- 申请号：PCT/IB2004/004021 申请日：2004-12-07
- 公开(公告)号：WO2006061668A1 公开(公告)日：2006-06-15
- 发明人： AHMAD, Shakil , KANG, Poh Sing , SINGH, Narang Jasmeet
- 申请人： INFINEON TECHNOLOGIES AG , AHMAD, Shakil , KANG, Poh Sing , SINGH, Narang Jasmeet
- 申请人地址： St.-Martin-Str. 53, 81669 München DE
- 专利权人： INFINEON TECHNOLOGIES AG,AHMAD, Shakil,KANG, Poh Sing,SINGH, Narang Jasmeet
- 当前专利权人： INFINEON TECHNOLOGIES AG,AHMAD, Shakil,KANG, Poh Sing,SINGH, Narang Jasmeet
- 当前专利权人地址： St.-Martin-Str. 53, 81669 München DE
- 代理机构： SCHWEIGER, Martin
- 主分类号： G01R31/319
- IPC分类号： G01R31/319 ; G01R31/3185
摘要：
The invention relates to a semiconductor package having at least two electronic circuits and to methods for testing the semiconductor package. A first circuit has a digital input and a digital output and a test mode control line for setting the first semiconductor chip into a determined test mode. The digital input includes at least two parallel input paths and the digital output includes at least two parallel output paths. The at least two parallel input paths and at least two parallel output paths provide a corresponding number of inter-nal paths by which the first and second circuits can be tested at essentially the same time.
摘要（中）：
本发明涉及具有至少两个电子电路的半导体封装和用于测试半导体封装的方法。 第一电路具有用于将第一半导体芯片设置为确定的测试模式的数字输入和数字输出以及测试模式控制线。 数字输入包括至少两个并行输入路径，并且数字输出包括至少两个并行输出路径。 所述至少两个并行输入路径和至少两个并行输出路径提供相应数量的内部路径，通过该路径可以在基本上相同的时间测试第一和第二回路。
IPC结构图谱:
| G | 物理 |
| --G01 | 测量；测试 |
| ----G01R | 测量电变量；测量磁变量（通过转换成电变量对任何种类的物理变量进行测量参见G01类名下的 |
| ------G01R31/00 | 电性能的测试装置；电故障的探测装置；以所进行的测试在其他位置未提供为特征的电测试装置 |
| --------G01R31/02 | .对电设备、线路或元件进行短路、断路、泄漏或不正确连接的测试 |
| ----------G01R31/317 | ..数字电路的测试 |
| ------------G01R31/3181 | ...性能测试 |
| --------------G01R31/319 | ....测试器硬件，即输出处理电路 |