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1. 发明申请

WO2017092544A1 一种采用bumping工艺的FPGA芯片的配置及测试方法和系统审中-公开
公开(公告)号：WO2017092544A1
公开(公告)日：2017-06-08
申请号：PCT/CN2016/104545
申请日：2016-11-04
申请人：上海华岭集成电路技术股份有限公司
发明人：罗斌 , 王华 , 叶守银 , 汤雪飞 , 凌俭波 , 叶建明
IPC分类号： G01R31/3185
CPC分类号： G01R31/318519 , G01R31/31908 , G01R31/31919
摘要：一种采用bumping工艺的FPGA芯片的配置及测试方法和系统，该方法包括：建立待测芯片的配置文件，并将其存储于存储器中（101）；由主控FPGA从存储器中实时读取配置码流，通过外部接口配置待测FPGA，并判断配置是否成功（102）；若配置成功，则通过开发的算法及转换工具将配置码流转换成测试信号源文件，生成多装备可复用的可识别、可执行的测试信号源文件（103）；测试信号源文件通过先进测试装备实时、自动加载到待测FPGA，完成在不掉电的情况下快速配置FPGA，并采集到待测芯片输出响应，判断分析测试结果，输出测试数据日志，完成相应的功能和性能测试（104）。由此不仅能快速完成多个配置码流的下载，还具有更高的配置速度和更低的实现成本。

2. 发明申请

WO2016207933A1 フィールドプログラマブルゲートアレイ审中-公开
标题翻译：现场可编程门阵列
公开(公告)号：WO2016207933A1
公开(公告)日：2016-12-29
申请号：PCT/JP2015/067814
申请日：2015-06-22
申请人：株式会社日立製作所
发明人：酒田　輝昭 , 山田　勉
IPC分类号： H03K19/173 , B60R16/02 , B61L5/18
CPC分类号： G06F11/085 , B60R16/02 , B61L5/18 , G01R31/318519 , H03K19/173 , H03K19/17728 , H03K19/17744 , H03K19/1776 , H03K19/17776
摘要：本発明のＦＰＧＡは回路構造が固定されたハードマクロＣＰＵ（２）と、回路構造を変更可能なプログラマブルロジック（３）と、前記プログラマブルロジック（３）の異常を診断する診断回路（５）と、前記プログラマブルロジック（３）からの外部出力を安全側に制御可能なフェールセーフインタフェース回路（４）と、前記診断回路（５）によってエラーが検出されると、前記ハードマクロＣＰＵ（２）が前記フェールセーフインタフェース回路（４）に対し安全側の出力であるフェールセーフ信号（４１）を出力するよう指示する機能を備えることを特徴とする。本発明は、故障の恐れの少ないハードマクロＣＰＵ（２）によってフェールセーフインタフェース回路（４）を安全側に制御するため、ＳＲＡＭで構成されるプログラマブルロジック部分が故障しても不適切な値がＦＰＧＡの外部に出力されることを防止し、システムの安全性を保つことが可能になる。
摘要翻译：根据本发明的FPGA的特征在于具有：具有固定电路配置的硬宏CPU（2）; 具有可变电路配置的可编程逻辑部分（3）诊断电路（5），其诊断可编程逻辑部分（3）的故障; 能够从可编程逻辑部分（3）向外部输出控制的故障安全接口电路（4）; 以及当诊断电路（5）检测到错误时，硬宏CPU（2）命令故障保护接口电路（4）输出一个安全的故障安全信号（41），边输出。在本发明中，具有低故障风险的硬宏CPU（2）将故障安全接口电路（4）控制到安全侧，因此即使包括SRAM的可编程逻辑部分失败，可以防止将不适当的值输出到FPGA的外部并保持系统的安全性。

3. 发明申请

WO2011035076A1 MICRO-GRANULAR DELAY TESTING OF CONFIGURABLE ICS 审中-公开
标题翻译：可配置IC的微观延迟测试
公开(公告)号：WO2011035076A1
公开(公告)日：2011-03-24
申请号：PCT/US2010/049198
申请日：2010-09-17
申请人： TABULA, INC. , FOX, Brian
发明人： FOX, Brian
IPC分类号： G01R31/317
CPC分类号： G01R31/3177 , G01R31/3016 , G01R31/31725 , G01R31/318516 , G01R31/318519 , H03K19/17764
摘要： A method for testing a set of circuitry in an integrated circuit (IC) is described. The IC includes multiple configurable circuits for configurably performing multiple operations. The method configures the IC to operate in a user mode with a set of test paths that satisfies a set of evaluation criteria. Each test path includes a controllable storage element for controllably storing a signal that the storage element receives. The method operates the IC in user mode. The method reads the values stored in the storage elements to determine whether the set of circuitry is operating within specified performance limits.
摘要翻译：描述了用于测试集成电路（IC）中的一组电路的方法。 IC包括用于可配置地执行多个操作的多个可配置电路。该方法将IC配置为以一组满足一组评估标准的测试路径在用户模式下运行。每个测试路径包括用于可控地存储存储元件接收的信号的可控存储元件。该方法在用户模式下操作IC。该方法读取存储在存储元件中的值，以确定该组电路是否在指定的性能限制内运行。

4. 发明申请

WO2003014750A2 APPLICATION-SPECIFIC TESTING METHODS FOR PROGRAMMABLE LOGIC DEVICES 审中-公开
标题翻译：用于可编程逻辑器件的特定于应用的测试方法
公开(公告)号：WO2003014750A2
公开(公告)日：2003-02-20
申请号：PCT/US2002/023839
申请日：2002-07-26
申请人： XILINX, INC.
发明人： WELLS, Robert, W. , LING, Zhi-Min , PATRIE, Robert, D. , TONG, Vincent, L. , CHO, Jae , TOUTOUNCHI, Shahin , JOHNSON, Clay, S. , DAVIS, Shelly, G.
IPC分类号： G01R31/00
CPC分类号： G01R31/318519 , G06F17/5054
摘要： Disclosed are methods for utilizing programmable logic devices that contain at least one localized defect. Such devices are tested to determine their suitability for implementing selected designs that may not require the resources impacted by the defect. If the FPGA is found to be unsuitable for one design, additional designs may be tested. The test methods in some embodiments employ test circuits derived from a user's design to verify PLD resources required for the design. The test circuits allow PLD vendors to verify the suitability of a PLD for a given user's design without requiring the PLD vendor to understand the user's design.
摘要翻译：公开了利用包含至少一个局部缺陷的可编程逻辑器件的方法。对这些设备进行测试，以确定它们是否适合实施可能不需要受缺陷影响的资源的选定设计。如果发现FPGA不适用于一种设计，则可能会测试其他设计。一些实施例中的测试方法使用从用户设计导出的测试电路来验证设计所需的PLD资源。测试电路允许PLD供应商验证PLD对于给定用户设计的适用性，而不要求PLD供应商了解用户的设计。

5. 发明申请

WO2014008234A1 ON-CHIP PROBE CIRCUIT FOR DETECTING FAULTS IN AN FPGA 审中-公开
标题翻译：用于检测FPGA中的故障的片上探测电路
公开(公告)号：WO2014008234A1
公开(公告)日：2014-01-09
申请号：PCT/US2013/049029
申请日：2013-07-02
申请人： MICROSEMI SOC CORP.
发明人： GREENE, Jonathan , KANNEMACHER, Dirk , HECHT, Volker , SPEERS, Theodore
IPC分类号： G01R31/3185 , G01R31/317
CPC分类号： G01R31/3177 , G01R31/31723 , G01R31/318519
摘要： An integrated programmable logic circuit having a read/write probe includes a plurality of programmable logic circuits having internal circuit nodes and a plurality of flip flops, each having an asynchronous data input line, an asynchronous load line, and a data output connected to an internal circuit node, a probe-data line, an address circuit for selecting one of the internal circuit nodes, a read-probe enable line for selectively coupling the selected one of the internal circuit nodes to the probe-data line, a data input path to the asynchronous data input line of each flip flop, a write- probe data input path to the asynchronous data input line of each flip flop, a write- probe enable line, and selection circuitry, responsive to the address circuit and the write-probe enable line, to couple one of the data input path and the write-probe data input path to the asynchronous data input of a selected flip flop.
摘要翻译：具有读/写探头的集成可编程逻辑电路包括具有内部电路节点和多个触发器的多个可编程逻辑电路，每个具有异步数据输入线，异步负载线和连接到内部的数据输出电路节点，探针数据线，用于选择内部电路节点之一的地址电路，用于选择性地将所选择的一个内部电路节点耦合到探测数据线的读取探测使能线，数据输入路径每个触发器的异步数据输入线，每个触发器的异步数据输入线的写入探针数据输入路径，写入探针使能线和选择电路，响应于地址电路和写入探针使能将数据输入路径和写入探针数据输入路径之一耦合到所选择的触发器的异步数据输入。

6. 发明申请

WO2010036872A1 LIGHTWEIGHT, IN-SYSTEM, RECONFIGURATION-BASED VARIATION TOLERANCE 审中-公开
标题翻译：轻量级，系统内，重新配置的变化公差
公开(公告)号：WO2010036872A1
公开(公告)日：2010-04-01
申请号：PCT/US2009/058344
申请日：2009-09-25
申请人： THE TRUSTEES OF THE UNIVERSITY OF PENNSYLVANIA , DEHON, Andre , GOJMAN, Benjamin , RUBIN, Raphael , MEHTA, Nikil
发明人： DEHON, Andre , GOJMAN, Benjamin , RUBIN, Raphael , MEHTA, Nikil
IPC分类号： G01R31/28
CPC分类号： G01R31/318519 , G06F17/5054
摘要： Methods and apparatus for configuring a reconfigurable device with a series of functions of a target application are provided. The series of functions are mapped to a bitstream, where the bitstream includes at least one of the functions, a plurality of predetermined configuration options and at least one test sequence corresponding to the at least one function. The reconfigurable device is configured with at least one of the predetermined configuration options for the at least one function. At least one of the predetermined configuration options is tested in the bitstream using the at least one test sequence, after the reconfigurable device is configured for the at least one function in the series of functions.
摘要翻译：提供了用于配置具有目标应用的一系列功能的可重新配置设备的方法和装置。一系列功能被映射到比特流，其中比特流包括功能中的至少一个，多个预定配置选项和至少一个与至少一个功能对应的测试序列。可重新配置设备配置有用于至少一个功能的预定配置选项中的至少一个。在可重新配置的设备被配置为一系列功能中的至少一个功能之后，使用至少一个测试序列在比特流中测试至少一个预定配置选项。

7. 发明申请

WO2006055862A3 PROGRAMMABLE MEMORY BUILT-IN-SELF-TEST (MBIST) METHOD AND APPARATUS 审中-公开
标题翻译：可编程存储器内置自检（MBIST）方法和设备
公开(公告)号：WO2006055862A3
公开(公告)日：2006-09-14
申请号：PCT/US2005042029
申请日：2005-11-18
申请人： MENTOR GRAPHICS CORP , MUKHERJEE NILANJAN , DU XIAOGANG , CHENG WU-TUNG
发明人： MUKHERJEE NILANJAN , DU XIAOGANG , CHENG WU-TUNG
IPC分类号： G11C29/00 , G01R27/28 , G01R31/28 , G06F11/00
CPC分类号： G01R31/3187 , G01R31/31724 , G01R31/318519 , G11C29/10 , G11C29/1201 , G11C29/16 , G11C29/20 , G11C2029/0401 , G11C2029/0405 , G11C2029/3602 , G11C2029/5604
摘要： Programmable memory built-in-self-test (MBIST) methods, apparatus, and systems are disclosed. Exemplary embodiments of the disclosed technology can be used, for example, to test one or more memories located on an integrated circuit during manufacturing testing.
摘要翻译：公开了可编程存储器内置自检（MBIST）方法，装置和系统。所公开的技术的示例性实施例可以用于例如在制造测试期间测试位于集成电路上的一个或多个存储器。

8. 发明申请

WO1993011487A1 PREPROGRAMMING TESTING IN A FIELD PROGRAMMABLE GATE ARRAY 审中-公开
标题翻译：在现场可编程阵列中进行预处理测试
公开(公告)号：WO1993011487A1
公开(公告)日：1993-06-10
申请号：PCT/US1992009960
申请日：1992-11-17
申请人： CROSSPOINT SOLUTIONS, INC.
发明人： CROSSPOINT SOLUTIONS, INC. , COOKE, Laurence, J. , PHILLIPS, Christopher, E. , ALLEN, William, J.
IPC分类号： G06F11/00
CPC分类号： G01R31/318519 , G01R31/30 , G01R31/31727 , G01R31/318516 , G01R31/318536 , G06F2201/88
摘要： A field programmable gate array integrated circuit which has numerous features for testing prior to programming the antifuses (75) in the integrated circuit is provided. The circuits (70 and 71) used to program the antifuses (75) are also used for much of the preprogramming testing. The functionality of continuous series transistors and latch logic blocks may be tested together with the continuity of their programmable connections. Programmable input/output buffer circuits and clock circuits which set the desired clock network paths may be tested with signals on a serial scan path which passes through the input/output buffer circuits and clock circuits. Process characterization tests without the requirement of high-speed test equipment are also provided.
摘要翻译：提供了一种现场可编程门阵列集成电路，其具有用于在编程集成电路中的反熔丝（75）之前进行测试的许多特征。用于编程反熔丝（75）的电路（70和71）也用于大量的预编程测试。连续串联晶体管和锁存逻辑块的功能可以与其可编程连接的连续性一起进行测试。可以通过串行扫描路径上通过输入/输出缓冲电路和时钟电路的信号测试设置所需时钟网络路径的可编程输入/输出缓冲电路和时钟电路。还提供了无需高速测试设备的过程表征测试。

9. 发明申请

WO2016106605A1 一种FPGA功能模块仿真验证方法及其系统审中-公开
公开(公告)号：WO2016106605A1
公开(公告)日：2016-07-07
申请号：PCT/CN2014/095667
申请日：2014-12-30
申请人：京微雅格(北京)科技有限公司
发明人：王元鹏 , 樊平 , 耿嘉
IPC分类号： G01R31/317
CPC分类号： G01R31/31704 , G01R31/31703 , G01R31/3177 , G01R31/318364 , G01R31/318385 , G01R31/318519 , G06F17/50
摘要：一种FPGA功能模块仿真验证方法及其系统，该方法包括：通过枚举各个FPGA功能模块全部的参数特征，产生全部的测试用例（101）；根据输入的待测FPGA功能模块类型和参数特征，产生匹配相应待测FPGA功能模块配置的仿真测试平台（102）；仿真测试平台根据输入的待测FPGA功能模块参数特征，随机生成测试激励和相应的期望输出，将期望输出与测试激励施加在待测FPGA功能模块对应的测试用例后的实际输出进行比较，根据比较结果输出待测FPGA功能模块的测试报告（103）。基于FPGA功能模块的全部参数特征信息获取全部的测试用例，大大提升了测试覆盖率。

10. 发明申请

WO2012164452A2 VLSI CIRCUIT VERIFICATION 审中-公开
标题翻译： VLSI电路验证
公开(公告)号：WO2012164452A2
公开(公告)日：2012-12-06
申请号：PCT/IB2012052604
申请日：2012-05-24
申请人： CIGOL DIGITAL SYSTEMS LTD , RABINOVICH AVI , COHEN NADAV , COHEN GILAD , OKRAIN GENADY , LEVY AVIAD
发明人： RABINOVICH AVI , COHEN NADAV , COHEN GILAD , OKRAIN GENADY , LEVY AVIAD
IPC分类号： G06F1/12
CPC分类号： G01R31/2851 , G01R31/31705 , G01R31/318519
摘要： A method of connecting to an integrated circuit. A target integrated circuit (102) is provided with an embedded agent (104) for exporting signals. While the target integrated circuit (102) is operating, data signals from one or more collection points (252) in the integrated circuit (102) are collected by the embedded agent (104), at least at a clock rate of operation of the integrated circuit at the one or more collection points (252), in parallel to the target circuit (102) operation. The collected data signals are inserted into packets, by the embedded agent (104) and the packets are transmitted to a unit external to the integrated circuit, in real time.
摘要翻译：一种连接到集成电路的方法。目标集成电路（102）设置有用于输出信号的嵌入式代理（104）。当目标集成电路（102）工作时，来自集成电路（102）中的一个或多个收集点（252）的数据信号由嵌入式代理（104）收集，至少以集成的在一个或多个收集点（252）处与目标电路（102）操作并联的电路。所收集的数据信号由嵌入式代理（104）插入到分组中，并且分组被实时传输到集成电路外部的单元。

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