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    • 6. 发明申请
    • TESTSTREIFEN FÜR DEN NACHWEIS VON PRIONPROTEINEN
    • 试纸条检测朊蛋白
    • WO2003029813A2
    • 2003-04-10
    • PCT/EP2002/010681
    • 2002-09-24
    • PRIONICS AGPRICE, PaulOESCH, BrunoKÜBLER, Eric
    • PRICE, PaulOESCH, BrunoKÜBLER, Eric
    • G01N33/48
    • G01N33/6896G01N33/558G01N2800/2828
    • Die Erfindung betrifft einen Teststreifen zum Nachweis eines Analyten in flüssigen oder homogenisierten Proben, mit einem in Kontakt mit der Probe bringbaren Abschnitt und mit mindestens einem ersten abgegrenzten Bereich auf dem Teststreifen, in dem Nachweisreagenzien immobilisiert sind, die das Prionprotein binden sowie eine Einrichtung zum gleichzeitigen Testen mehrerer Proben in Probegefässen, die in definierter geometrischer Anordnung in einem Verbund zusammengefasst sind, wobei die Einrichtung einem Halter aufweist, in dem mehrere Teststreifen in einer der definierten geometrischen Anordnung der Probengefässe entsprechenden Anordnung dergestalt sind, dass ihre unteren Abschnitte gleichzeitig in jeweils eines der Probengefässe einsetzbar sind.
    • 本发明涉及一种测试条在与样品接触检测液体或均化样品中的分析物,具有可以在测试条带部分和至少一个第一限定区域,被固定在结合于朊病毒蛋白以及用于同时手段检测试剂 在检体容器,其中被组合在在复合确定的几何结构,其中,所述测试多个样品的装置的保持器,在其中多个测试条中的样品容器对应排列的规定的几何布置的一个是这样的是,在同一时间在每种情况下的一个它们的下部 检体容器被使用。
    • 9. 发明申请
    • METHOD AND PROGRAM PRODUCT FOR COMPLETING A CIRCUIT DESIGN HAVING EMBEDDED TEST STRUCTURES
    • 用于完成具有嵌入式测试结构的电路设计的方法和程序产品
    • WO2003067477A1
    • 2003-08-14
    • PCT/US2003/001829
    • 2003-01-23
    • LOGICVISION, INC.CÔTÉ, Jean-FrançoisPRICE, Paul
    • CÔTÉ, Jean-FrançoisPRICE, Paul
    • G06F17/50
    • G01R31/318314G01R31/31704G01R31/318342G01R31/318536G06F17/5045
    • A sign-off method for use in verifying of embedded test structures in a circuit design extracts a description of all embedded test structures from a circuit description to create a test connection map file (52), and verifies the connections of the test structures to circuit pins or nets, creates verification configuration files for use in performing a sign-off verification of the circuit, for a circuit containing logic test structures (56), verifies that each logic test structure complies with logic test design rules and creates logic test vectors and a reference signature (58), performs a formal verification (60) and a static timing analysis of the circuit (62), generates a sign-off simulation test bench for each test structure using the verification configuration files and the test connection map file, executes the test benches to simulate all test structures in the circuit (66); and creates manufacturing test patterns (80).
    • 用于验证电路设计中嵌入式测试结构的签名方法从电路描述中提取所有嵌入式测试结构的描述,以创建测试连接映射文件(52),并验证测试结构与电路的连接 引脚或网络创建用于执行电路的签发验证的验证配置文件,对于包含逻辑测试结构(56)的电路,验证每个逻辑测试结构符合逻辑测试设计规则并创建逻辑测试向量,并且 参考签名(58)执行电路(62)的形式验证(60)和静态定时分析,使用验证配置文件和测试连接映射文件为每个测试结构生成签发模拟测试台, 执行测试台以模拟电路中的所有测试结构(66); 并创建制造测试图案(80)。