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1. 发明申请

WO2003019357A1 APPARATUS AND METHOD FOR PERFORMING A CRYPTOGRAPHIC ALGORITHM 审中-公开
标题翻译：用于执行CRYPTOGRAPHIC算法的装置和方法
公开(公告)号：WO2003019357A1
公开(公告)日：2003-03-06
申请号：PCT/EP2001/009583
申请日：2001-08-20
申请人： INFINEON TECHNOLOGIES AG , VALVERDE, Antonio , SEIFERT, Jean-Pierre
发明人： VALVERDE, Antonio , SEIFERT, Jean-Pierre
IPC分类号： G06F9/38
CPC分类号： G06F9/30029 , G06F9/30032 , G06F9/3879 , H04L9/003 , H04L9/005 , H04L9/0631 , H04L2209/046 , H04L2209/125
摘要： An apparatus for performing a cryptographic algorithm which can be AES algorithm according to Rijndael includes a CPU (12) and a coprocessor (14). One step of the cryptographic algorithm is a mix columns transformation on mix columns input data. The CPU (12) is arranged for providing the mix columns input data. The coprocessor (14) is arranged for performing at least a part of the mix columns transformation on the mix columns transformation with an arithmetic unit which conducts calculations for a number of data units in parallel, said number being equal to or greater than the number of data units of a column. By performing the mix columns transformation using CPU and a coprocessor having a long integer arithmetic unit, the execution time and the required memory space RAM can be reduced. Additionally, security is enhanced, since timing or power analysis related attacks are harder to perform.
摘要翻译：用于执行可以是根据Rijndael的AES算法的密码算法的装置包括CPU（12）和协处理器（14）。密码算法的一个步骤是混合列输入数据的混合列转换。 CPU（12）被布置用于提供混合列输入数据。协处理器（14）被布置成用于对与混合列变换相关的混合列变换的至少一部分进行并行执行多个数据单元的计算的算术单元，所述数目等于或大于列的数据单位。通过使用CPU和具有长整数运算单元的协处理器执行混合列转换，可以减少执行时间和所需的存储器空间RAM。此外，由于时序或功率分析相关的攻击更难执行，因此安全性得到增强。

2. 发明申请

WO2004059515A2 MODULARE MULTIPLIKATION MIT PARALLELER BERECHNUNG DER LOOK-AHEAD-PARAMETER 审中-公开
标题翻译：与并行计算先行读取参数模乘
公开(公告)号：WO2004059515A2
公开(公告)日：2004-07-15
申请号：PCT/EP2003/014135
申请日：2003-12-12
申请人： INFINEON TECHNOLOGIES AG , FISCHER, Wieland , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： FISCHER, Wieland , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F17/10
CPC分类号： G06F7/722
摘要： Die Vorrichtung zum Berechnen einer Multiplikation eines Multiplikators und eines Multiplikanden umfasst eine Einrichtung (400) zum Durchführen einer exakten Drei-Operanden-Addition sowie eine Einrichtung (412) zum Durchführen einer approximierten Operanden-Addition sowie eine Einrichtung (417) zum Berechnen von aktuellen Vorausschau-Parametern unter Verwendung des von der Einrichtung (412) berechneten approximierten Zwischenergebnisses (414). Die Einrichtung zum Durchführen der exakten Drei-Operanden-Addition ist ferner ausgebildet, um eine exakte Drei-Operanden-Addition (400‘) in dem aktuellen Iterationsschritt unter Verwendung des exakten Zwischenergebnisses für den aktuellen Iterationsschritt und unter Verwendung der von der Einrichtung (417) berechneten Vorausschau-Parameter für den aktuellen Iterationsschritt durchzuführen. Damit kann das Langzahlrechenwerk durchgehend Drei-Operanden-Additionen ausführen und muss nicht mehr stillstehen, während Vorausschau-Parameter berechnet werden. Dies führt zu einer erheblichen Leistungssteigerung bei kryptographischen Berechnungen.
摘要翻译：用于计算乘数的乘法和被乘数的装置包括用于计算当前先行用于执行用于执行的近似操作数加法确切3次操作数加法和装置（412）的装置（400），以及装置（417）参数，使用的装置（412）计算出的近似中间结果（414）。用于执行精确3个操作数加法的装置被使用的确切中间结果为当前迭代步骤和使用该装置的（417）还形成为在当前迭代步骤的精确3次操作数加法（400“）当前迭代计算提前参数来执行。因此，长数计算单元可以执行三个连续操作数加法和不再具有同时计算提前参数静置。这导致性能加密计算一个显著上升。

3. 发明申请

WO2004059463A1 VORRICHTUNG UND VERFAHREN ZUM BERECHNEN EINER MULTIPLIKATION MIT EINER VERSCHIEBUNG DES MULTIPLIKANDEN 审中-公开
标题翻译：装置和方法用于计算乘以被乘数的转变
公开(公告)号：WO2004059463A1
公开(公告)日：2004-07-15
申请号：PCT/EP2003/013426
申请日：2003-11-28
申请人： INFINEON TECHNOLOGIES AG , FISCHER, Wieland , SEIFERT, Jean-Pierre , SEDLAK, Holger
发明人： FISCHER, Wieland , SEIFERT, Jean-Pierre , SEDLAK, Holger
IPC分类号： G06F7/72
CPC分类号： G06F7/722 , G06F7/5332
摘要： Vorrichtung und Verfahren zum Berechnen einer Multiplikation mit einer Verschiebung des MultiplikandenEine Vorrichtung zum Berechnen einer modularen Multiplikation umfaßt eine Einrichtung zum Untersuchen (100) von Stellen des Multiplikators mit einem Look-Ahead-Algorithmus, um einen Multiplikations-Verschiebungswert (sm) zu erhalten. Ferner ist eine Einrichtung zum Ermitteln (104) eines Zwischenergebnis-Verschiebungswerts vorgesehen, die einen positiven Zwischenergebnis-Verschiebungswert ermittelt. Eine Einrichtung (106) berechnet dann einen Multiplikanden-Verschiebungswert (sc) als Differenz zwischen dem Zwischenergebnis-Verschiebungswert (sz) und dem Multiplikations-Verschiebungswert (sm). Das Zwischenergebnis aus dem vorherigen Iterationsschritt sowie der Multiplikand werden dann um die entsprechenden Verschiebungsbeträge (sc und sz) verschoben (108), um dann eine Drei-Operanden-Addition (112) mit den verschobenen Werten gegebenenfalls unter Berücksichtigung von Look-Ahead-Parametern (vn und vc) durchzuführen. Die Verschiebung des Zwischenergebnisses und des Multiplikanden bezüglich eines festen Moduls erlaubt die effizientere Nutzung von Shiftern, da der tendenziell große Multiplikations-Verschiebungswert (sm) nicht die Shifter-Dimensionierung diktiert.
摘要翻译：设备和方法，用于计算与所述MultiplikandenEine装置的模乘的计算的偏移的乘法包括用于检查具有前瞻算法乘法器的数字（100），以获得乘积位移值（SM）的装置。进一步包括：用于确定（104）提供了一种中间移位结果值，它决定了积极的中间结果移位值。装置（106），然后计算一个被乘数移位值（SC）作为中间结果移位值（SZ）和乘法位移值（SM）之间的差。从先前迭代步骤和被乘数的中间结果然后围绕相应的移位量（SC和SZ）移动（108），然后将三操作数加法（112）与所述移位值在适当情况下，的先行参数（ VN和VC）开展。中间结果的位移和被乘数相对于固定模块允许有效地利用移位器中，由于倾向大乘法位移值（SM）没有规定移位器尺寸。

4. 发明申请

WO2003104975A3 PROZESSOR UND VERFAHREN ZUM GLEICHZEITIGEN AUSFÜHREN EINER BERECHNUNG UND EINES KOPIERVORGANGS 审中-公开
公开(公告)号：WO2003104975A3
公开(公告)日：2003-12-18
申请号：PCT/EP2003/005642
申请日：2003-05-28
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F9/302
摘要： Ein Prozessor umfaßt ein Quellregister (10) mit einem Quellregisterinhalt, ein Zielregister (12), ein Rechenwerk (14) zum Durchführen einer Berechnung unter Verwendung des Quellregisterinhalts, wobei die Berechnung in mehreren Berechnungszyklen ausführbar ist, und wobei in jedem Zyklus lediglich ein Teil des Quellregisterinhalts verwendbar ist, einen Datenbus (18), der mit dem Quellregister (10), dem Zielregister (12) und dem Rechenwerk (14) verbunden ist, sowie eine Prozessorsteuerung. Die Prozessorsteuerung ist betreibbar, um während der Berechnung den Quellregisterinhalt in Portionen dem Rechenwerk einerseits und dem Zielregister andererseits über den Datenbus zuzuführen, so daß nach einer Ausführung der Berechnung der Quellregisterinhalt in das Zielregister geschrieben ist. Damit ist es möglich, für portionsweise zu verarbeitende lange Operanden eine Registerkopie von einem Quellregister in ein Zielregister über einen begrenzten Datenbus ohne zusätzliche Maschinenzyklen zu erreichen.

5. 发明申请

WO2003085512A2 RECHENWERK UND VERFAHREN ZUM SUBTRAHIEREN 审中-公开
标题翻译：处理单元和方法SUBTRACT
公开(公告)号：WO2003085512A2
公开(公告)日：2003-10-16
申请号：PCT/EP2003/003401
申请日：2003-04-01
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F7/50
CPC分类号： G06F7/506 , G06F7/5052
摘要： Ein Rechenwerk umfaßt eine Mehrzahl von Addiererblöcken (200, 202, 204, 206, 208, 210, 212), wobei jeder Addiererblock eine Mehrzahl von Einzeladdierern, einen Übertrag-Eingang (214), einen Übertrag-Ausgang (216) und einen Übertrag-Durchlauf-Ausgang (218) aufweist, wobei durch ein Signal an dem Übertrag-Durchlauf-Ausgang (218) eines Addiererblocks anzeigbar ist, daß einÜbertrag den Addiererblock durchläuft. Abhängig von dem Übertrag-Durchlauf-Ausgangssignaleines Addiererblocks wird ein Taktgenerator zum Speisen der Addiererblöcke mit zu verarbeitendenOperanden verlangsamt. Zur Behandlung eines variablen niederstwertigen Bits ist eine Einrichtung(224) zum Bestimmen, in welchem Addiererblock (206) der Addiererblöcke ein niederstwertiges Biteines zu subtrahierenden Operanden angeordnet ist, vorgesehen. Ferner ist eine Einrichtung (222) zum Deaktivieren des Übertrag-Durchlauf-Ausgangs von einem oder mehreren Addiererblöcken vorgesehen, die für bezüglich des Addiererblocks, in dem sich das niederstwertige Bit des zusubtrahierenden Operanden befindet, niederwertige Stellen vorgesehen sind. Schließlich ist eine Einrichtung (230) zum Einspeisen eines Übertrags (C ein ) in den Übertrag-Eingang des Addiererblocks,in dem sich das niederstwertige Bit des zu subtrahierenden Operanden befindet, angeordnet. Damit wird sichergestellt, daß Bits unterhalb des niederstwertigen Bits des Operanden weder zu künstlichen Panik-Signalen führen noch ein Subtraktionsergebnis verfälschen.
摘要翻译：一种算术单元，包括多个加法器块（200，202，204，206，208，210，212），其中，每个加法器块包括多个Einzeladdierern，一个进位输入（214），一个进位输出（216）和一可转印通过输出（218），其特征在于，通过在加法器块的进位输出通（218）的信号是可显示的那个einÜbertrag通过加法器块。取决于加法器的进位输出通，用于供给加法器的时钟发生器被减缓与处理操作数。用于可变显著位的治疗是用于在加法器块，其加法器模块（206）确定至少显著Biteines设置操作数要被减去，提供了一种装置（224）。被提供，进一步包括用于去激活的一个或多个加法器块进位通输出装置（222），其被设置用于相对于所述加法器块，其中，所述操作数的至少显著位zusubtrahierenden，低级位数。最后，配置有装置（230），用于提供一个进位（CIN）到加法器，其中，所述操作数的至少显著位要被减去的是进位输入。这确保了位导致仍低于操作数既不人工恐慌信号的至少显著位扭曲减法。

6. 发明申请

WO2003081398A2 VORRICHTUNG UND VERFAHREN ZUM SICHEREN LADEN VON NUTZDATEN 审中-公开
标题翻译：装置和方法用于安全装载用户数据
公开(公告)号：WO2003081398A2
公开(公告)日：2003-10-02
申请号：PCT/EP2003/002974
申请日：2003-03-21
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , RÖMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , RÖMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F1/00
CPC分类号： G06F21/79
摘要： Zum sicheren Laden von Nutzdaten auf einen Datenträger (10) wird zunächst eine Blinddateneinheit bereitgestellt (14), die eine Zufallszahl sein kann. Ferner wird eine Nutzdateneinheit bereitgestellt (14), die aus einer Folge von Nutzdateneinheiten stammt und Nutzinformationen darstellt. Um eine Leistungsanalyse zum Ermitteln des Hamming-Gewichts von verarbeiteten Nutzdaten abzuwehren, wird vor dem Laden einer Nutzdateneinheit auf den Datenträger (10), der z. B. ein Register oder ein Bus ist, zunächst eine Blinddateneinheit geladen. Damit kann ein Angreifer lediglich das Hamming-Gewicht aus einer Kombination von Nutzdateneinheit und Blinddateneinheit ermitteln, jedoch nicht das Hamming-Gewicht der Nutzdateneinheit selbst.
摘要翻译：用于数据载体（10）上的用户数据的安全充电具有虚设数据单元被首先提供（14），其可以是随机数。另外，有效负载单元被提供（14）从Nutzdateneinheiten的序列衍生和表示有效载荷。抵御性能分析，用于确定经处理的用户数据的汉明权重，加载净荷单元到数据载体（10），沿z之前。 B.是寄存器或总线，最初装载的虚设数据单元。因此攻击者只能确定有效载荷单元和伪数据单元的组合的汉明权重，而不是有效载荷单元本身的汉明权重。

7. 发明申请

WO2005020042A3 PROZESSOR MIT ELEKTRONISCHEN SICHERUNGEN ZUM SPEICHERN VON GEHEIMDATEN 审中-公开
公开(公告)号：WO2005020042A3
公开(公告)日：2005-03-03
申请号：PCT/EP2004/008356
申请日：2004-07-26
申请人： INFINEON TECHNOLOGIES AG , FISCHER, Wieland , SEIFERT, Jean-Pierre
发明人： FISCHER, Wieland , SEIFERT, Jean-Pierre
IPC分类号： G06F1/00
摘要： Eine Prozessoreinrichtung umfasst eine Recheneinrichtung (12), eine Mehrzahl von elektronischen Sicherungen (16) zum Speichern von Geheimdaten sowie eine Einrichtung (14) zum Auslesen der Mehrzahl von elektronischen Sicherungen, um die Geheimdaten zu ermitteln. Durch Abspeichern der Geheimdaten, wie beispielsweise eines geheimen Schlüssels zur Identifikation der Prozessoreinrichtung bzw. einer Chipkarte, in der die Prozessoreinrichtung angeordnet ist, in elektronischen Sicherungen wird eine sichere und effiziente und zugleich flexible Art und Weise zum Einbringen von sensiblen Informationen in eine integrierte Schaltung erreicht.

8. 发明申请

WO2004040434A2 VORRICHTUNG UND VERFAHREN ZUM ERZEUGEN EINER PSEUDOZUFÄLLIGEN FOLGE VON ZAHLEN 审中-公开
标题翻译：装置及其制造方法图的伪随机序列
公开(公告)号：WO2004040434A2
公开(公告)日：2004-05-13
申请号：PCT/EP2003/012006
申请日：2003-10-29
申请人： INFINEON TECHNOLOGIES AG , DIRSCHERL, Gerd , GÖTTFERT, Rainer , MEYER, Bernd , SEIFERT, Jean-Pierre
发明人： DIRSCHERL, Gerd , GÖTTFERT, Rainer , MEYER, Bernd , SEIFERT, Jean-Pierre
IPC分类号： G06F7/00
CPC分类号： G06F7/584
摘要： Eine Vorrichtung zum Erzeugen einer pseudozufälligen Folge von Zahlen umfaßt eine Vorwärtskopplungseinrichtung (1) und eine Rückkopplungseinrichtung (8), die zwischen einen Eingang (6) und einen Ausgang (7) der Vorwärtskopplungseinrichtung (1) geschaltet ist. Die Rückkopplungseinrichtung umfaßt eine veränderbare Rückkopplungseigenschaft (9, 10) und ist ausge-bildet, um abhängig von einem Zustand einer Speichereinrich-tung (4) der Mehrzahl von Speichereinrichtungen der Vorwärts-kopplungseinrichtung (1) die Rückkopplungseigenschaft (9, 10) zu verändern. Die erfindungsgemäße Vorrichtung ist hardware-mäßig günstig implementierbar und liefert pseudozufällige Folgen mit großer Periodenlänge und hoher linearer Komplexität.
摘要翻译：用于产生数字的伪随机序列的装置包括：前馈装置（1）连接的前馈装置（1）和一个反馈装置（8）相连接的输入（6）与输出（7）之间。所述反馈装置包括一个可变的反馈特性（9，10）和IS-形式取决于辐条纯富装置的状态改变所述多个前向耦合装置（1）的反馈特性（9，10）的存储装置中的（4）。本发明的装置是硬件实现的相对低，并提供具有大周期的长度和高线性复杂的伪随机序列。

9. 发明申请

WO2003093968A2 VORRICHTUNG UND VERFAHREN ZUM UMRECHNEN EINES TERMS 审中-公开
标题翻译： DEVICE AND METHOD FOR转换条款
公开(公告)号：WO2003093968A2
公开(公告)日：2003-11-13
申请号：PCT/EP2003/004284
申请日：2003-04-24
申请人： INFINEON TECHNOLOGIES AG , FISCHER, Wieland , SEIFERT, Jean-Pierre
发明人： FISCHER, Wieland , SEIFERT, Jean-Pierre
IPC分类号： G06F7/00
CPC分类号： G06F7/535 , G06F7/72 , G06F7/722
摘要： Vorrichtung und Verfahren zum Umrechnen eines TermsEine Vorrichtung zum Umrechnen eines Terms (T), der ein Produkt eines ersten Operanden (A) und eines zweiten Operanden (B) aufweist, in eine Darstellung, die einen ganzzahligen Quotienten (Q) bezüglich eines Moduls und einen Rest (R) aufweist, wobei der ganzzahligeQuotient (Q) durch T/N definiert ist, wobei T der Term ist und N der Modul ist, und wobei der Rest (R) durch T mod N definiert ist, wobei N der Modul ist, umfaßt eine Einrichtung zum modularen Reduzieren des Terms unter Verwendung des Moduls einerseits und zummodularen Reduzieren des Terms unter Verwendung eines Hilfs-Moduls, der größer alsder Modul ist, andererseits, um einerseits den Rest (R) und andererseits den Hilfs-Rest (R1)zu erhalten. Sowohl der Rest (R) als auch der Hilfs-Rest (R1) werden in eine Einrichtung (12) zum Kombinieren eingespeist, um den ganzzahligen Quotienten (Q) zu erhalten. Die erfindungsgemäße Vorrichtung ermöglicht es, durch zweimaliges Durchführen eines aufüblichen Krypto-Prozessoren vorhandenen Befehls für eine modulare Multiplikation, auchden ganzzahligen Quotienten, also das Ergebnis der DIV-Operation, zu berechnen.
摘要翻译：装置和方法，用于将一个术语的装置，用于将一个术语（T），这是第一操作数（A）和具有关于模量和一个整数商（Q）的第二操作数（B）为表示的产物自由基（R），所述ganzzahligeQuotient（Q）是由T / N，其中T是术语，N是模量，和余数（R）被用T模N定义，N是模量定义包括用于模块化减少使用手的模量的术语，并且zummodularen使用辅助模块，它是比模块大减少的术语，在另一方面，在一方面的余数（R）和在另一方面，辅助余数（R1），以接收。的残余（R）和辅助余数（R1）被馈送到用于以获得整数商（Q）组合装置（12）。本发明的装置使得可能呈现由两次执行aufüblichen加密处理器命令用于模块化乘法，auchden整数商，所以DIV运算的结果来计算。

10. 发明申请

WO2003085499A1 RECHENWERK UND VERFAHREN ZUM ADDIEREN 审中-公开
标题翻译：处理单元和方法ADD
公开(公告)号：WO2003085499A1
公开(公告)日：2003-10-16
申请号：PCT/EP2003/003402
申请日：2003-04-01
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F1/08
CPC分类号： G06F7/5052
摘要： Ein Rechenwerk umfaßt mehrere Addiererblöcke (10, 12, 14) mit Einzeladdierern, einen Taktgenerator (52) und eine Steuerein-richtung (50). Jedem Addiererblock ist eineÜbertrag-Durchlaufeinrichtung (26, 28, 30) zugeordnet, die bestimmt, ob ein Übertrag einenentsprechenden Addiererblock vollständig durchläuft. Wird bestimmt, daß ein Übertragkeinen Addiererblock durchläuft, so wird das Rechenwerk mit einer Taktperiode getaktet, die ausreichend ist, daß ein Übertrag einen Addiererblock nahezu vollständig durchlaufenkann und zumindest einen Teil eines vorausgehenden Addiererblocks durchlaufen kann. Wird bestimmt, daß ein Übertrag einen Addiererblock vollständig durchläuft, wird einPanik-Signal (260, 280, 300) erzeugt. Der Addierertakt wird verlangsamt, so daß die Takt-periode so groß ist, daß der Übertrag zusätzlich einen weite-ren Addiererblock vollständig durchlaufen kann. Erst im Falle von Panik-Signalen zweier benachbarter Addiererblöcke wird das Rechenwerk so stark verlangsamt, daß ein Übertrag von derniederstwertigen Stelle des Rechenwerks bis zur höchstwerti-gen Stelle des Rechenwerks laufen kann. Damit wird erreicht, daß die Blocklänge verkürzt wird, was in einemhöheren Normaltakt und bei Panik in einem nur leicht reduzierten Addierertakt resultiert.
摘要翻译：一种算术单元，包括多个加法器块（10，12，14）配有Einzeladdierern，一个时钟发生器（52）和一个Steuerein方向（50）的。每个加法器是进位通手段与该相关联的（26，28，30）确定的进位是否通过相应的加法器块完全通过。确定进位没有经过加法器块，所述运算单元被计时的时钟周期，其足以穿过罐的加法器的进位几乎完全和至少能够通过前一加法器的一部分。确定进位通过加法器块完全通过，是产生einPanik信号（300 260，280，）。所述Addierertakt减小，使得时钟周期是如此之大，转印也可以完全通过宽仁加法器。仅在两个相邻的加法器块的恐慌信号的情况下，计算单元是如此大大延迟该derniederstwertigen代替计算单元中的转移可以运行多达höchstwerti基因代替计算单元。这确保了块长度变短，从而导致在仅稍微减小Addierertakt更高正常时钟和恐慌得以实现。

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