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1. 发明申请

WO2003081398A3 VORRICHTUNG UND VERFAHREN ZUM SICHEREN LADEN VON NUTZDATEN 审中-公开
公开(公告)号：WO2003081398A3
公开(公告)日：2003-10-02
申请号：PCT/EP2003/002974
申请日：2003-03-21
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , RÖMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , RÖMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F1/00
摘要： Zum sicheren Laden von Nutzdaten auf einen Datenträger (10) wird zunächst eine Blinddateneinheit bereitgestellt (14), die eine Zufallszahl sein kann. Ferner wird eine Nutzdateneinheit bereitgestellt (14), die aus einer Folge von Nutzdateneinheiten stammt und Nutzinformationen darstellt. Um eine Leistungsanalyse zum Ermitteln des Hamming-Gewichts von verarbeiteten Nutzdaten abzuwehren, wird vor dem Laden einer Nutzdateneinheit auf den Datenträger (10), der z. B. ein Register oder ein Bus ist, zunächst eine Blinddateneinheit geladen. Damit kann ein Angreifer lediglich das Hamming-Gewicht aus einer Kombination von Nutzdateneinheit und Blinddateneinheit ermitteln, jedoch nicht das Hamming-Gewicht der Nutzdateneinheit selbst.

2. 发明申请

WO2004059515A2 MODULARE MULTIPLIKATION MIT PARALLELER BERECHNUNG DER LOOK-AHEAD-PARAMETER 审中-公开
标题翻译：与并行计算先行读取参数模乘
公开(公告)号：WO2004059515A2
公开(公告)日：2004-07-15
申请号：PCT/EP2003/014135
申请日：2003-12-12
申请人： INFINEON TECHNOLOGIES AG , FISCHER, Wieland , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： FISCHER, Wieland , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F17/10
CPC分类号： G06F7/722
摘要： Die Vorrichtung zum Berechnen einer Multiplikation eines Multiplikators und eines Multiplikanden umfasst eine Einrichtung (400) zum Durchführen einer exakten Drei-Operanden-Addition sowie eine Einrichtung (412) zum Durchführen einer approximierten Operanden-Addition sowie eine Einrichtung (417) zum Berechnen von aktuellen Vorausschau-Parametern unter Verwendung des von der Einrichtung (412) berechneten approximierten Zwischenergebnisses (414). Die Einrichtung zum Durchführen der exakten Drei-Operanden-Addition ist ferner ausgebildet, um eine exakte Drei-Operanden-Addition (400‘) in dem aktuellen Iterationsschritt unter Verwendung des exakten Zwischenergebnisses für den aktuellen Iterationsschritt und unter Verwendung der von der Einrichtung (417) berechneten Vorausschau-Parameter für den aktuellen Iterationsschritt durchzuführen. Damit kann das Langzahlrechenwerk durchgehend Drei-Operanden-Additionen ausführen und muss nicht mehr stillstehen, während Vorausschau-Parameter berechnet werden. Dies führt zu einer erheblichen Leistungssteigerung bei kryptographischen Berechnungen.
摘要翻译：用于计算乘数的乘法和被乘数的装置包括用于计算当前先行用于执行用于执行的近似操作数加法确切3次操作数加法和装置（412）的装置（400），以及装置（417）参数，使用的装置（412）计算出的近似中间结果（414）。用于执行精确3个操作数加法的装置被使用的确切中间结果为当前迭代步骤和使用该装置的（417）还形成为在当前迭代步骤的精确3次操作数加法（400“）当前迭代计算提前参数来执行。因此，长数计算单元可以执行三个连续操作数加法和不再具有同时计算提前参数静置。这导致性能加密计算一个显著上升。

3. 发明申请

WO2004059463A1 VORRICHTUNG UND VERFAHREN ZUM BERECHNEN EINER MULTIPLIKATION MIT EINER VERSCHIEBUNG DES MULTIPLIKANDEN 审中-公开
标题翻译：装置和方法用于计算乘以被乘数的转变
公开(公告)号：WO2004059463A1
公开(公告)日：2004-07-15
申请号：PCT/EP2003/013426
申请日：2003-11-28
申请人： INFINEON TECHNOLOGIES AG , FISCHER, Wieland , SEIFERT, Jean-Pierre , SEDLAK, Holger
发明人： FISCHER, Wieland , SEIFERT, Jean-Pierre , SEDLAK, Holger
IPC分类号： G06F7/72
CPC分类号： G06F7/722 , G06F7/5332
摘要： Vorrichtung und Verfahren zum Berechnen einer Multiplikation mit einer Verschiebung des MultiplikandenEine Vorrichtung zum Berechnen einer modularen Multiplikation umfaßt eine Einrichtung zum Untersuchen (100) von Stellen des Multiplikators mit einem Look-Ahead-Algorithmus, um einen Multiplikations-Verschiebungswert (sm) zu erhalten. Ferner ist eine Einrichtung zum Ermitteln (104) eines Zwischenergebnis-Verschiebungswerts vorgesehen, die einen positiven Zwischenergebnis-Verschiebungswert ermittelt. Eine Einrichtung (106) berechnet dann einen Multiplikanden-Verschiebungswert (sc) als Differenz zwischen dem Zwischenergebnis-Verschiebungswert (sz) und dem Multiplikations-Verschiebungswert (sm). Das Zwischenergebnis aus dem vorherigen Iterationsschritt sowie der Multiplikand werden dann um die entsprechenden Verschiebungsbeträge (sc und sz) verschoben (108), um dann eine Drei-Operanden-Addition (112) mit den verschobenen Werten gegebenenfalls unter Berücksichtigung von Look-Ahead-Parametern (vn und vc) durchzuführen. Die Verschiebung des Zwischenergebnisses und des Multiplikanden bezüglich eines festen Moduls erlaubt die effizientere Nutzung von Shiftern, da der tendenziell große Multiplikations-Verschiebungswert (sm) nicht die Shifter-Dimensionierung diktiert.
摘要翻译：设备和方法，用于计算与所述MultiplikandenEine装置的模乘的计算的偏移的乘法包括用于检查具有前瞻算法乘法器的数字（100），以获得乘积位移值（SM）的装置。进一步包括：用于确定（104）提供了一种中间移位结果值，它决定了积极的中间结果移位值。装置（106），然后计算一个被乘数移位值（SC）作为中间结果移位值（SZ）和乘法位移值（SM）之间的差。从先前迭代步骤和被乘数的中间结果然后围绕相应的移位量（SC和SZ）移动（108），然后将三操作数加法（112）与所述移位值在适当情况下，的先行参数（ VN和VC）开展。中间结果的位移和被乘数相对于固定模块允许有效地利用移位器中，由于倾向大乘法位移值（SM）没有规定移位器尺寸。

4. 发明申请

WO2003104975A3 PROZESSOR UND VERFAHREN ZUM GLEICHZEITIGEN AUSFÜHREN EINER BERECHNUNG UND EINES KOPIERVORGANGS 审中-公开
公开(公告)号：WO2003104975A3
公开(公告)日：2003-12-18
申请号：PCT/EP2003/005642
申请日：2003-05-28
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F9/302
摘要： Ein Prozessor umfaßt ein Quellregister (10) mit einem Quellregisterinhalt, ein Zielregister (12), ein Rechenwerk (14) zum Durchführen einer Berechnung unter Verwendung des Quellregisterinhalts, wobei die Berechnung in mehreren Berechnungszyklen ausführbar ist, und wobei in jedem Zyklus lediglich ein Teil des Quellregisterinhalts verwendbar ist, einen Datenbus (18), der mit dem Quellregister (10), dem Zielregister (12) und dem Rechenwerk (14) verbunden ist, sowie eine Prozessorsteuerung. Die Prozessorsteuerung ist betreibbar, um während der Berechnung den Quellregisterinhalt in Portionen dem Rechenwerk einerseits und dem Zielregister andererseits über den Datenbus zuzuführen, so daß nach einer Ausführung der Berechnung der Quellregisterinhalt in das Zielregister geschrieben ist. Damit ist es möglich, für portionsweise zu verarbeitende lange Operanden eine Registerkopie von einem Quellregister in ein Zielregister über einen begrenzten Datenbus ohne zusätzliche Maschinenzyklen zu erreichen.

5. 发明申请

WO2003081398A2 VORRICHTUNG UND VERFAHREN ZUM SICHEREN LADEN VON NUTZDATEN 审中-公开
标题翻译：装置和方法用于安全装载用户数据
公开(公告)号：WO2003081398A2
公开(公告)日：2003-10-02
申请号：PCT/EP2003/002974
申请日：2003-03-21
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , RÖMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , RÖMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F1/00
CPC分类号： G06F21/79
摘要： Zum sicheren Laden von Nutzdaten auf einen Datenträger (10) wird zunächst eine Blinddateneinheit bereitgestellt (14), die eine Zufallszahl sein kann. Ferner wird eine Nutzdateneinheit bereitgestellt (14), die aus einer Folge von Nutzdateneinheiten stammt und Nutzinformationen darstellt. Um eine Leistungsanalyse zum Ermitteln des Hamming-Gewichts von verarbeiteten Nutzdaten abzuwehren, wird vor dem Laden einer Nutzdateneinheit auf den Datenträger (10), der z. B. ein Register oder ein Bus ist, zunächst eine Blinddateneinheit geladen. Damit kann ein Angreifer lediglich das Hamming-Gewicht aus einer Kombination von Nutzdateneinheit und Blinddateneinheit ermitteln, jedoch nicht das Hamming-Gewicht der Nutzdateneinheit selbst.
摘要翻译：用于数据载体（10）上的用户数据的安全充电具有虚设数据单元被首先提供（14），其可以是随机数。另外，有效负载单元被提供（14）从Nutzdateneinheiten的序列衍生和表示有效载荷。抵御性能分析，用于确定经处理的用户数据的汉明权重，加载净荷单元到数据载体（10），沿z之前。 B.是寄存器或总线，最初装载的虚设数据单元。因此攻击者只能确定有效载荷单元和伪数据单元的组合的汉明权重，而不是有效载荷单元本身的汉明权重。

6. 发明申请

WO2003093969A3 BERECHNEN EINES ERGEBNISSES EINER MODULAREN MULTIPLIKATION 审中-公开
公开(公告)号：WO2003093969A3
公开(公告)日：2003-11-13
申请号：PCT/EP2003/004426
申请日：2003-04-28
申请人： INFINEON TECHNOLOGIES AG , FISCHER, Wieland , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： FISCHER, Wieland , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F7/72
摘要： Zum Berechnen eines Ergebnisses einer modularen Multiplikation eines ersten Operanden (A) und eines zweiten Operanden (B) bezüglich eines Moduls (N), welche eine Länge von 2 n Bits haben, werden die Operanden und der Modul in Unteroperanden der halben Länge zerlegt und einer Steuerungseinrichtung (14) zugeführt, die eine MMD-Einrichtung zum Ausführen eines MultModDiv-Operation gemäß einer vorbestimmten Schrittsequenz mit entsprechenden Eingangsoperanden (12a, 12b) und MMD-Modulen (12c) ansteuert, um ganzzahlige Quotientenwerte (Q(i)) und Restwerte (R(i)) bezüglich des MMD-Moduls an einem Ausgang (12d) zu erhalten. Eine Zusammenfassungseinrichtung (16) ist wirksam, um ganzzahlige Quotientenwerte und Restwerte aus vorbestimmten Schritten der Schrittsequenz zusammenzufassen, um das Ergebnis zu erhalten. Durch Zerlegen einer modularen Multiplikation von Operanden z. B. der Länge von 2 n Bits in mehrere MMD-Operationen mit Operanden der Länge von n Bits, also der halben Länge, wird es ermöglicht, daß auf effiziente Art und Weise kryptographische Algorithmen mit langen Operanden auf einem für kürzere Operanden entwickelten Rechenwerk ausgeführt werden können, so daß zunehmende Sicherheitsanforderungen nach längeren Schlüsseln mit bestehenden Schaltungen effizient erfüllt werden.

7. 发明申请

WO2003093969A2 VORRICHTUNG UND VERFAHREN ZUM BERECHNEN EINES ERGEBNISSES EINER MODULAREN MULTIPLIKATION 审中-公开
标题翻译：装置和方法用于计算模块化相乘的结果
公开(公告)号：WO2003093969A2
公开(公告)日：2003-11-13
申请号：PCT/EP2003/004426
申请日：2003-04-28
申请人： INFINEON TECHNOLOGIES AG , FISCHER, Wieland , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： FISCHER, Wieland , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F7/00
CPC分类号： G06F7/722
摘要： Zum Berechnen eines Ergebnisses einer modularen Multiplikation eines ersten Operanden (A) und eines zweiten Operanden (B) bezüglich eines Moduls (N), welche eine Länge von 2 n Bits haben, werden die Operanden und der Modul in Unteroperanden der halben Länge zerlegt und einer Steuerungseinrichtung (14) zugeführt, die eine MMD-Einrichtung zum Ausführen eines MultModDiv-Operation gemäß einer vorbestimmten Schrittsequenz mit entsprechenden Eingangsoperanden (12a, 12b) und MMD-Modulen (12c) ansteuert, um ganzzahlige Quotientenwerte (Q(i)) und Restwerte (R(i)) bezüglich des MMD-Moduls an einem Ausgang (12d) zu erhalten. Eine Zusammenfassungseinrichtung (16) ist wirksam, um ganzzahlige Quotientenwerte und Restwerte aus vorbestimmten Schritten der Schrittsequenz zusammenzufassen, um das Ergebnis zu erhalten. Durch Zerlegen einer modularen Multiplikation von Operanden z. B. der Länge von 2 n Bits in mehrere MMD-Operationen mit Operanden der Länge von n Bits, also der halben Länge, wird es ermöglicht, daß auf effiziente Art und Weise kryptographische Algorithmen mit langen Operanden auf einem für kürzere Operanden entwickelten Rechenwerk ausgeführt werden können, so daß zunehmende Sicherheitsanforderungen nach längeren Schlüsseln mit bestehenden Schaltungen effizient erfüllt werden.
摘要翻译：用于计算第一操作数（A）和第二个操作数（B）相对于的模乘的结果到一个模数（N），其具有2个n个比特的长度被划分操作数和弹性模量中的半长度的子操作数和控制装置供给其驱动MMD装置，用于执行根据一个MultModDiv操作至预定的步骤序列与对应输入操作数（12A，12B）和MMD模量（12C），由整数商值（Q（i））和残余值（14）（与在输出部（12d）相对于所述MMD模块，以获得R（I））。组合装置（16）被操作为整数商值和残余值从步骤序列的预定步骤，以获得的结果相结合。通过拆卸操作数的模乘。例如，2 n个比特的长度分成多个与n比特的操作数长度MMD操作，即一半长的操作数的加密算法以有效的方式在较短的操作数运算单元的展开执行的长度，使得可以可以使较长的键增加安全性要求与现有的电路有效的满足。

8. 发明申请

WO2003081367A2 REGISTERZELLE UND VERFAHREN ZUM SCHREIBEN AUF DIE REGISTERZELLE 审中-公开
标题翻译：寄存器单元和方法写在寄存器单元
公开(公告)号：WO2003081367A2
公开(公告)日：2003-10-02
申请号：PCT/EP2003/002755
申请日：2003-03-17
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , ROEMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , ROEMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F
CPC分类号： G11C7/22 , G11C2207/007 , G11C2207/2227
摘要： Eine Registerzelle umfasst einen ersten Eingang (10) für eine in die Registerzelle zu schreibende Dateneinheit. Die Registerzelle umfasst ferner einen zweiten Eingang (12) für eine in die Registerzelle zu schreibende negierte Dateneinheit. Mit dem ersten Eingang (10) ist einerstes Paar (14) von gegensinnig gekoppelten Invertern (14a, 14b) alserste Speicherschaltung koppelbar. Mit dem zweiten Eingang (12) istein zweites Paar von gegensinnig gekoppelten Invertern (16a, 16b) als zweite Speicherschaltung koppelbar. Die Verwendung zweier gegensinniggekoppelter Paare von Invertern ermöglicht es, sowohl den ersten Eingang (10) als auch den zweiten Eingang (12) des Registers entwederauf einen hohen Spannungszustand (Precharge) oder auf einen niedrigen Spannungszustand (Discharge) zu initialisieren (30), derart, daß derLeistungsverbrauch der Registerzelle von einem Arbeitstakt zu nächsten homogenisiert ist.
摘要翻译：甲寄存器单元包括用于第一输入（10），要被写入到所述寄存器单元中的数据单元。寄存器单元进一步包括用于第二输入（12），要被写入到所述寄存器单元否定数据单元。到第一输入端（10）是相对地einerstes耦合的反相器对（14）（14A，14B）alserste存储器电路耦合。带相反耦合的反相器的第二输入端（12）Istein第二对（16A，16B），其耦合到所述第二存储器电路。使用两个相对连接对反相器的同时允许所述第一输入端（10）作为第二输入和（12）的寄存器或者在高电压状态（预充电）的或低电压状态（放电）来初始化（30），以这样的方式寄存器单元的所述功率消耗通过一个工作循环到下均质化。

9. 发明申请

WO2002067108A2 VERFAHREN UND VORRICHTUNG ZUM MODULAREN MULTIPLIZIEREN UND RECHENWERK ZUM MODULAREN MULTIPLIZIEREN 审中-公开
标题翻译：方法和设备模块化乘以处理单元模块化倍增
公开(公告)号：WO2002067108A2
公开(公告)日：2002-08-29
申请号：PCT/EP2002/000719
申请日：2002-01-24
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , SEDLAK, Holger , JANSSEN, Norbert , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , SEDLAK, Holger , JANSSEN, Norbert , SEIFERT, Jean-Pierre
IPC分类号： G06F7/72
CPC分类号： G06F7/722 , G06F7/724
摘要： Verfahren und Vorrichtung zum modularen Multiplizieren und Rechenwerk zum modularen Multiplizieren Bei einem Verfahren zum modularen Multiplizieren eines Multi-plikanden (C) mit einem Multiplikator (M) unter Verwendung eines Moduls (N), wobei der Multiplikand, der Multiplikator und der Modul Polynome einer Variablen sind, wird ein Multi-plikations-Vorausschau-Verfahren (210), um einen Multiplika-tions-Verschiebungswert (sZ) zu erhalten, ausgeführt. Ein Zwischenergebnis-Polynom (Z) wird um die Anzahl von Stellen des Multiplikations-Verschiebungs-Werts (sZ) nach links ver-schoben (214), um ein verschobenes Zwischenergebnis-Polynom (Z') zu erhalten. Darüber hinaus wird ein Reduktions-Vorausschau-Verfahren (212), um einen Reduktions-Verschiebungswert (sN) zu erhalten, ausgeführt, wobei der Re-duktions-Verschiebungswert gleich der Differenz des Grads des verschobenen Zwischenergebnis-Polynoms (Z') und des Grads des Modul-Polynoms (N) ist. Hierauf wird das Modul-Polynom um ei-ne Anzahl von Stellen gleich dem Reduktions-Verschiebungswert verschoben (216), um ein verschobenes Modul-Polynom zu erhal-ten. In einer Drei-Operanden-Addition (218) werden das ver-schobene Zwischenergebnis-Polynom (Z') und der Multiplikand (C) summiert, und das verschobene Modul-Polynom (N') wird subtrahiert, um ein aktualisiertes Zwischenergebnis-Polynom (Z) zu erhalten. Durch iteratives Ausführen (226) der vorste-henden Schritte wird die modulare Multiplikation nach und nach abgearbeitet, bis sämtliche Potenzen des Multiplikator-Polynoms verarbeitet sind. Durch eine Übertrag-Abschalt-Funktion ist es möglich, sowohl eine Z/NZ-Arithmetik als auch eine GF(2n)-Arithmetik auf einem einzigen Langzahl-Rechenwerk auszuführen.
摘要翻译：由乘法器使用模数（N），变量的被乘数，乘数和模量多项式（M）的方法和用于模乘和算术单元，用于模块化乘以用于多plikanden（C）的模乘的方法装置是，是一种多plikations先行方法（210），以获得一个乘法器 - 蒸发散移位值（一个或多个Z）被执行。中间结果多项式（Z）（SZ），得到的乘法移位值的位数向左VER-插入（214），一个移位的中间结果多项式（Z“）。此外，为了获得一个还原位移值（S N）的减小先行方法（212）被执行，其中，所述还原移位值等于所述移位的中间结果多项式（Z“）的程度的差和度是模多项式（N）。然后，模块多项式等于通过的位置处的还原位移值（216）到第保护者-移位模数多项式EI-NE号码移位。在三操作数加法（218）移位的中间结果多项式（Z“）是和所述被乘数（C）被相加，和该移模数多项式（N”）减去更新的中间结果多项式（以获得Z）。通过迭代地执行（226）所述vorste-Henden步骤被处理的模乘逐渐直到乘法器多项式的所有权力被处理。由进位关控制功能，因此能够同时执行Z / NZ算术以及一个GF（2 n）的算术单长数算术逻辑单元上。

10. 发明申请

WO2003085512A3 RECHENWERK UND VERFAHREN ZUM SUBTRAHIEREN 审中-公开
公开(公告)号：WO2003085512A3
公开(公告)日：2003-10-16
申请号：PCT/EP2003/003401
申请日：2003-04-01
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F7/50
摘要： Ein Rechenwerk umfaßt eine Mehrzahl von Addiererblöcken (200, 202, 204, 206, 208, 210, 212), wobei jeder Addiererblock eine Mehrzahl von Einzeladdierern, einen Übertrag-Eingang (214), einen Übertrag-Ausgang (216) und einen Übertrag-Durchlauf-Ausgang (218) aufweist, wobei durch ein Signal an dem Übertrag-Durchlauf-Ausgang (218) eines Addiererblocks anzeigbar ist, daß einÜbertrag den Addiererblock durchläuft. Abhängig von dem Übertrag-Durchlauf-Ausgangssignaleines Addiererblocks wird ein Taktgenerator zum Speisen der Addiererblöcke mit zu verarbeitendenOperanden verlangsamt. Zur Behandlung eines variablen niederstwertigen Bits ist eine Einrichtung(224) zum Bestimmen, in welchem Addiererblock (206) der Addiererblöcke ein niederstwertiges Biteines zu subtrahierenden Operanden angeordnet ist, vorgesehen.

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