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1. 发明申请

WO2002073623A1 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2002073623A1
公开(公告)日：2002-09-19
申请号：PCT/JP2002/000142
申请日：2002-01-11
申请人：株式会社日立製作所 , 日立デバイスエンジニアリング株式会社 , 株式会社日立超エル・エス・アイ・システムズ , 倉田英明 , 小林直樹 , 佐伯俊一 , 小林孝 , 河原尊之 , 高瀬賢順 , 吉田敬一 , 金光道太郎 , 久保埜昌次 , 野副敦史
发明人：倉田英明 , 小林直樹 , 佐伯俊一 , 小林孝 , 河原尊之 , 高瀬賢順 , 吉田敬一 , 金光道太郎 , 久保埜昌次 , 野副敦史
IPC分类号： G11C16/10
CPC分类号： G11C16/3409 , G11C11/5628 , G11C16/0425 , G11C16/0433 , G11C16/0466 , G11C16/0491 , G11C16/10 , G11C16/12 , G11C16/16 , G11C16/3404 , G11C16/3436 , G11C16/3454 , G11C16/3459 , H01L27/115 , H01L27/11521 , H01L27/11568
摘要： Hot electrons generated when charges stored in a constant capacity provided every write cell are released with a memory cell are injected to a stray gate to allow a nonvolatile semiconductor storage device to make a write action. This operation makes it possible to reduce variation in write characteristics of a nonvolatile semiconductor storage device to speed up write.
摘要翻译：将存储在恒定容量中的电荷产生的热电子，每个写入单元与存储单元一起释放，注入杂散栅极，以允许非易失性半导体存储器件进行写入动作。该操作使得可以减小非易失性半导体存储装置的写入特性的变化以加速写入。

2. 发明申请

WO2003085677A1 不揮発性記憶装置审中-公开
标题翻译：非易失存储器件
公开(公告)号：WO2003085677A1
公开(公告)日：2003-10-16
申请号：PCT/JP2002/003417
申请日：2002-04-05
申请人：株式会社ルネサステクノロジ , 株式会社日立超エル・エス・アイ・システムズ , 高瀬賢順 , 吉田敬一 , 堀井崇史 , 野副敦史 , 田村隆之
发明人：高瀬賢順 , 吉田敬一 , 堀井崇史 , 野副敦史 , 田村隆之
IPC分类号： G11C16/06
CPC分类号： G06F12/0246 , G06F12/0893 , G06F2212/2022 , G06F2212/7203 , G11C16/06 , G11C16/10 , G11C16/26 , G11C2216/22
摘要：不揮発性記憶装置（１）は、不揮発性メモリ部（ＭＡＲＹ０～ＭＡＲＹ３）、バッファ部（ＢＭＲＹ０～ＢＭＲＹ３）、及び制御部（ＣＮＴ）を有し、前記制御部は、外部と前記バッファ部との間の第1アクセス処理と、前記不揮発性メモリ部と前記バッファ部との間の第２アクセス処理とを、それぞれ別々に外部から指示を受けて制御可能である。前記制御部は、前記不揮発性メモリ部及びバッファ部をそれぞれ外部からの指示に従って独立にアクセス制御可能であるから、不揮発性メモリ部の消去動作に並行してバッファ部に次の書き込みデータをセットアップしたり、バッファ部に一旦読み出された記憶情報を外部からの指示に従ってキャッシュメモリ動作の如く高速に出力させたりすることが可能になる。これによって、不揮発性記憶装置に対するデータ読み出しや書き込みのためのデータ転送のオーバーヘッドが低減する。
摘要翻译：非易失性存储装置具有非易失性存储单元（MARY0至MARY3），缓冲单元（BMRY0至BMRY3）和控制单元（CNT）。控制单元（CNT）分别控制外部和缓冲单元之间的第一访问处理以及根据来自外部的指令的非易失性构件单元和缓冲单元之间的第二访问处理。由于控制单元因此分别根据外部指令控制对存储器单元和缓冲单元的访问，所以与非易失性存储器单元的擦除操作并行地，可以在缓冲器单元中设置下一个写入数据，并且根据外部指令，高速缓存单元临时高速读出输出存储信息，如高速缓存存储器操作。因此，减少了用于从非易失性存储设备中读取/写入数据的数据传输的开销。

3. 发明申请

WO2003085676A1 不揮発性記憶装置审中-公开
标题翻译：非易失存储器件
公开(公告)号：WO2003085676A1
公开(公告)日：2003-10-16
申请号：PCT/JP2002/011953
申请日：2002-11-15
申请人：株式会社ルネサステクノロジ , 株式会社日立超エル・エス・アイ・システムズ , 高瀬賢順 , 吉田敬一 , 堀井崇史 , 野副敦史 , 田村隆之 , 藤沢友之 , 松原謙
发明人：高瀬賢順 , 吉田敬一 , 堀井崇史 , 野副敦史 , 田村隆之 , 藤沢友之 , 松原謙
IPC分类号： G11C16/06
CPC分类号： G06F12/0246 , G06F12/0893 , G06F2212/2022 , G06F2212/7203 , G11C16/06 , G11C16/10 , G11C16/26 , G11C2216/22
摘要：　不揮発性記憶装置（１）は、不揮発性メモリ部（ＭＡＲＹ０～ＭＡＲＹ３）、バッファ部（ＢＭＲＹ０～ＢＭＲＹ３）、及び制御部（ＣＮＴ）を有し、前記制御部は、外部と前記バッファ部との間の第１アクセス処理と、前記不揮発性メモリ部と前記バッファ部との間の第２アクセス処理とを、それぞれ別々に外部から指示を受けて制御可能である。前記制御部は、前記不揮発性メモリ部及びバッファ部をそれぞれ外部からの指示に従って独立にアクセス制御可能であるから、不揮発性メモリ部の消去動作に並行してバッファ部に次の書き込みデータをセットアップしたり、バッファ部に一旦読み出された記憶情報を外部からの指示に従ってキャッシュメモリ動作の如く高速に出力させたりすることが可能になる。これによって、不揮発性記憶装置に対するデータ読み出しや書き込みのためのデータ転送のオーバーヘッドが低減する。
摘要翻译：非易失性存储装置（1）包括缓冲单元（BMRY0至BMRY3）的非易失性存储单元（MARY0至MARY3）和控制单元（CNT）。控制单元可以通过从外部接收相应的指令来控制外部和缓冲器单元之间的第一访问处理以及非易失性存储器单元和缓冲单元之间的第二访问处理。由于控制单元可以根据外部指令控制对非易失性存储器单元和缓冲单元的访问，所以可以将并行于非易失性存储器单元的擦除操作的缓冲单元中的下一个写入数据设置并且根据外部指令，以高速度高速存储器操作输出临时读出到缓冲器单元中的存储信息。这样可以减少从/向非易失性存储设备读取和写入数据的数据传输开销。

4. 发明申请

WO2003060722A1 メモリシステム及びメモリカード审中-公开
标题翻译：存储系统和存储卡
公开(公告)号：WO2003060722A1
公开(公告)日：2003-07-24
申请号：PCT/JP2002/000025
申请日：2002-01-09
申请人：株式会社日立製作所 , 堀井崇史 , 吉田敬一 , 野副敦史
发明人：堀井崇史 , 吉田敬一 , 野副敦史
IPC分类号： G06F12/00
CPC分类号： G11C16/32 , G06F13/1647 , G11C7/1042 , G11C7/1045 , G11C16/10 , G11C2216/14
摘要： A memory system comprises nonvolatile memory chips CHP1, CHP2 having memory banks BNK1, BNK2 capable of performing memory operations independently and a memory controller 5 capable of accessing/controlling separately the nonvolatile memory chips. The memory controller can selectively instruct the memory banks of the nonvolatile memory chips to perform a simultaneous or interleave write operation. Therefore, the simultaneous write operations each requiring a write time much longer than the write set-up time can be completely parallel carried out, and the interleave write operations following the write set-up can be carried out parallel and overlapped with a write operation of another memory bank. As a result, the number of nonvolatile memory chips constituting a memory system capable of performing a high-speed write operation can be relatively small.
摘要翻译：存储器系统包括具有独立执行存储器操作的存储器组BNK1，BNK2的非易失性存储器芯片CHP1，CHP2以及能够单独访问/控制非易失性存储器芯片的存储器控制器5。存储器控制器可以选择性地指示非易失性存储器芯片的存储体执行同时或交错写入操作。因此，可以完全并行地执行需要比写入建立时间长得多的写入时间的同时写入操作，并且可以并行执行写入建立之后的交错写入操作，并且与写入操作重叠另一个记忆库。结果，构成能够执行高速写入操作的存储器系统的非易失性存储器芯片的数量可以相对较小。

5. 发明申请

WO2002099814A1 不揮発性半導体記憶装置および製造方法审中-公开
标题翻译：非挥发性半导体存储器件及其制造方法
公开(公告)号：WO2002099814A1
公开(公告)日：2002-12-12
申请号：PCT/JP2002/003649
申请日：2002-04-12
申请人：株式会社日立製作所 , 吉田敬一 , 野副敦史
发明人：吉田敬一 , 野副敦史
IPC分类号： G11C16/06
CPC分类号： G11C29/70 , G11C29/028 , G11C29/24 , G11C2029/1208 , G11C2029/1806 , G11C2029/5004
摘要： A non−volatile semiconductor storage device including a memory array (10) having a plurality of erasable non−volatile storage elements and a reserved storage element. When a normal operation results in a write failure, the storage element is replaced by the aforementioned reserved storage element (10a) and information on the defective storage element is stored in a predetermined area (10b) of the memory array. When a defective storage element is detected during a test, information on the defective storage element is not stored in the predetermined area of the memory array and a memory device having a ratio of defective storage elements detected in the test not greater than a predetermined value is extracted as a good device.
摘要翻译：一种包括具有多个可擦除非易失性存储元件的存储器阵列（10）和预留存储元件的非易失性半导体存储器件。当正常操作导致写入失败时，由上述保留存储元件（10a）代替存储元件，并且将有缺陷存储元件的信息存储在存储器阵列的预定区域（10b）中。当在测试期间检测到有缺陷的存储元件时，关于缺陷存储元件的信息不存储在存储器阵列的预定区域中，并且具有在测试中检测到的不良存储元件的比例不大于预定值的存储器件是提取为一个很好的设备。

6. 发明申请

WO2003010775A1 不揮発性記憶装置审中-公开
标题翻译：非易失性存储器
公开(公告)号：WO2003010775A1
公开(公告)日：2003-02-06
申请号：PCT/JP2002/005641
申请日：2002-06-07
申请人：株式会社日立製作所 , 堀井崇史 , 吉田敬一 , 野副敦史
发明人：堀井崇史 , 吉田敬一 , 野副敦史
IPC分类号： G11C16/02
CPC分类号： G11C16/10 , G11C7/1042 , G11C2216/22
摘要： A nonvolatile memory comprises memory banks (3, 4) having nonvolatile memory cells and capable of performing an independent memory operation and a control unit (5) for controlling the memory operations of the memory banks. The control unit can control an interleave operation for starting a memory operation in response to an operation instruction specifying another memory bank even if a memory bank is performing a memory operation
摘要翻译：非易失性存储器包括具有非易失性存储器单元并且能够执行独立存储器操作的存储体（3,4）和用于控制存储体的存储器操作的控制单元（5）。控制单元可以响应于指定另一存储器组的操作指令来控制用于开始存储器操作的交织操作，即使存储器组正在执行存储器操作

7. 发明申请

WO2003073431A1 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2003073431A1
公开(公告)日：2003-09-04
申请号：PCT/JP2002/001844
申请日：2002-02-28
申请人：株式会社日立製作所 , 株式会社日立超エル・エス・アイ・システムズ , 高瀬賢順 , 倉田英明 , 吉田敬一 , 松原謙 , 金光道太郎 , 湯浅真二
发明人：高瀬賢順 , 倉田英明 , 吉田敬一 , 松原謙 , 金光道太郎 , 湯浅真二
IPC分类号： G11C16/16
CPC分类号： G11C16/16 , G11C16/0433 , G11C16/24 , G11C16/3436 , G11C16/344 , G11C16/3445 , G11C16/3459 , G11C2216/18
摘要： A nonvolatile semiconductor memory device in which erasure is optimized and quickened in the case of a memory array structure where each of the word lines is connected to pages correspondingly. Arbitrarily selected pages in a flash memory are erased at a time. In a two-page erasure mode, the processings of page erasure, page pre-erasure verifying, page restoration, page pre-verifying, page upper-skirt judging are executed in order. Especially, (1) the number of erasure verifyings are reduced to a requisite minimum by subjecting an arbitrary page out of even or odd pages to be erased to erasure verification in consideration of the variation of the erasure characteristics, and (2) even pages and odd pages are restored continuously one by one and it is unnecessary to set the memory cell to be restored every restoration verification, thereby preventing upper-skirt defective erasure.
摘要翻译：一种非易失性半导体存储器件，其中在存储器阵列结构的情况下擦除被优化和加快，其中每个字线相应地连接到页面。闪存中任意选择的页面一次被擦除。在双页擦除模式中，按顺序执行页擦除，页预擦除验证，页恢复，页预验证，页上裙判断的处理。特别地，（1）考虑到擦除特性的变化，通过使偶数页或奇数页中的任意页被擦除以擦除验证，将擦除验证的数量减少到必要的最小值，以及（2）偶数页和奇数页被逐个恢复，并且不需要在每次恢复验证时设置要恢复的存储单元，从而防止上裙部缺陷擦除。

8. 发明申请

WO2003073433A1 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2003073433A1
公开(公告)日：2003-09-04
申请号：PCT/JP2002/001847
申请日：2002-02-28
申请人：株式会社日立製作所 , 株式会社日立超エル・エス・アイ・システムズ , 高瀬賢順 , 倉田英明 , 吉田敬一 , 金光道太郎
发明人：高瀬賢順 , 倉田英明 , 吉田敬一 , 金光道太郎
IPC分类号： G11C16/34
CPC分类号： G11C16/26 , G11C11/5628 , G11C11/5642 , G11C16/24
摘要： A nonvolatile semiconductor memory device in which data can be written at high speed in a Y direct circuit of a one-sense latch circuit plus two-SRAM structure. In a write mode in which data is written from the low voltage side, a write operation and an erratic judgment are carried out after transfer of data from an SRAM to a sense latch in the case of "10" and "00" distributions, data is written after a "01" distribution data transfer, a disturbance judgment and a simple upper-skirt judgment are carried out in order after a "11" distribution data transfer. Especially, 1 data is written from the low voltage side of the threshold voltage distribution of a multivalue memory, and 2 a "write operation" and an "upper-skirt judgment" are continuously carried out for every threshold voltage distribution. As a result, the threshold voltages of all the memory cells are lower than the upper-skirt judgment voltages of the "10" and "00" distributions after the write of the "10" and "00" distribution. Therefore, the write data is not required to be transferred because no masking processing for the other threshold voltage distributions is carried out in the upper-skirt judgment.
摘要翻译：一种非易失性半导体存储器件，其中数据可以在单触发电路的Y直接电路加上两个SRAM结构的高速写入。在从低电压侧写入数据的写入模式下，在“10”和“00”分布的情况下，从SRAM向读出锁存器传送数据之后，执行写入操作和不稳定判断，数据在“01”分发数据传送之后写入，在“11”分发数据传送之后依次执行干扰判断和简单的上裙裙判断。特别地，从多值存储器的阈值电压分布的低电压侧写入1个数据，并且对于每个阈值电压分布，连续执行“写入操作”和“上部裙边判断”。结果，在写入“10”和“00”分布之后，所有存储单元的阈值电压低于“10”和“00”分布的上裙部判断电压。因此，不需要传送写入数据，因为在上裙部判断中不进行其他阈值电压分布的掩蔽处理。

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