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1. 发明申请

WO2003060722A1 メモリシステム及びメモリカード审中-公开
标题翻译：存储系统和存储卡
公开(公告)号：WO2003060722A1
公开(公告)日：2003-07-24
申请号：PCT/JP2002/000025
申请日：2002-01-09
申请人：株式会社日立製作所 , 堀井崇史 , 吉田敬一 , 野副敦史
发明人：堀井崇史 , 吉田敬一 , 野副敦史
IPC分类号： G06F12/00
CPC分类号： G11C16/32 , G06F13/1647 , G11C7/1042 , G11C7/1045 , G11C16/10 , G11C2216/14
摘要： A memory system comprises nonvolatile memory chips CHP1, CHP2 having memory banks BNK1, BNK2 capable of performing memory operations independently and a memory controller 5 capable of accessing/controlling separately the nonvolatile memory chips. The memory controller can selectively instruct the memory banks of the nonvolatile memory chips to perform a simultaneous or interleave write operation. Therefore, the simultaneous write operations each requiring a write time much longer than the write set-up time can be completely parallel carried out, and the interleave write operations following the write set-up can be carried out parallel and overlapped with a write operation of another memory bank. As a result, the number of nonvolatile memory chips constituting a memory system capable of performing a high-speed write operation can be relatively small.
摘要翻译：存储器系统包括具有独立执行存储器操作的存储器组BNK1，BNK2的非易失性存储器芯片CHP1，CHP2以及能够单独访问/控制非易失性存储器芯片的存储器控制器5。存储器控制器可以选择性地指示非易失性存储器芯片的存储体执行同时或交错写入操作。因此，可以完全并行地执行需要比写入建立时间长得多的写入时间的同时写入操作，并且可以并行执行写入建立之后的交错写入操作，并且与写入操作重叠另一个记忆库。结果，构成能够执行高速写入操作的存储器系统的非易失性存储器芯片的数量可以相对较小。

2. 发明申请

WO2003085677A1 不揮発性記憶装置审中-公开
标题翻译：非易失存储器件
公开(公告)号：WO2003085677A1
公开(公告)日：2003-10-16
申请号：PCT/JP2002/003417
申请日：2002-04-05
申请人：株式会社ルネサステクノロジ , 株式会社日立超エル・エス・アイ・システムズ , 高瀬賢順 , 吉田敬一 , 堀井崇史 , 野副敦史 , 田村隆之
发明人：高瀬賢順 , 吉田敬一 , 堀井崇史 , 野副敦史 , 田村隆之
IPC分类号： G11C16/06
CPC分类号： G06F12/0246 , G06F12/0893 , G06F2212/2022 , G06F2212/7203 , G11C16/06 , G11C16/10 , G11C16/26 , G11C2216/22
摘要：不揮発性記憶装置（１）は、不揮発性メモリ部（ＭＡＲＹ０～ＭＡＲＹ３）、バッファ部（ＢＭＲＹ０～ＢＭＲＹ３）、及び制御部（ＣＮＴ）を有し、前記制御部は、外部と前記バッファ部との間の第1アクセス処理と、前記不揮発性メモリ部と前記バッファ部との間の第２アクセス処理とを、それぞれ別々に外部から指示を受けて制御可能である。前記制御部は、前記不揮発性メモリ部及びバッファ部をそれぞれ外部からの指示に従って独立にアクセス制御可能であるから、不揮発性メモリ部の消去動作に並行してバッファ部に次の書き込みデータをセットアップしたり、バッファ部に一旦読み出された記憶情報を外部からの指示に従ってキャッシュメモリ動作の如く高速に出力させたりすることが可能になる。これによって、不揮発性記憶装置に対するデータ読み出しや書き込みのためのデータ転送のオーバーヘッドが低減する。
摘要翻译：非易失性存储装置具有非易失性存储单元（MARY0至MARY3），缓冲单元（BMRY0至BMRY3）和控制单元（CNT）。控制单元（CNT）分别控制外部和缓冲单元之间的第一访问处理以及根据来自外部的指令的非易失性构件单元和缓冲单元之间的第二访问处理。由于控制单元因此分别根据外部指令控制对存储器单元和缓冲单元的访问，所以与非易失性存储器单元的擦除操作并行地，可以在缓冲器单元中设置下一个写入数据，并且根据外部指令，高速缓存单元临时高速读出输出存储信息，如高速缓存存储器操作。因此，减少了用于从非易失性存储设备中读取/写入数据的数据传输的开销。

3. 发明申请

WO2003085676A1 不揮発性記憶装置审中-公开
标题翻译：非易失存储器件
公开(公告)号：WO2003085676A1
公开(公告)日：2003-10-16
申请号：PCT/JP2002/011953
申请日：2002-11-15
申请人：株式会社ルネサステクノロジ , 株式会社日立超エル・エス・アイ・システムズ , 高瀬賢順 , 吉田敬一 , 堀井崇史 , 野副敦史 , 田村隆之 , 藤沢友之 , 松原謙
发明人：高瀬賢順 , 吉田敬一 , 堀井崇史 , 野副敦史 , 田村隆之 , 藤沢友之 , 松原謙
IPC分类号： G11C16/06
CPC分类号： G06F12/0246 , G06F12/0893 , G06F2212/2022 , G06F2212/7203 , G11C16/06 , G11C16/10 , G11C16/26 , G11C2216/22
摘要：　不揮発性記憶装置（１）は、不揮発性メモリ部（ＭＡＲＹ０～ＭＡＲＹ３）、バッファ部（ＢＭＲＹ０～ＢＭＲＹ３）、及び制御部（ＣＮＴ）を有し、前記制御部は、外部と前記バッファ部との間の第１アクセス処理と、前記不揮発性メモリ部と前記バッファ部との間の第２アクセス処理とを、それぞれ別々に外部から指示を受けて制御可能である。前記制御部は、前記不揮発性メモリ部及びバッファ部をそれぞれ外部からの指示に従って独立にアクセス制御可能であるから、不揮発性メモリ部の消去動作に並行してバッファ部に次の書き込みデータをセットアップしたり、バッファ部に一旦読み出された記憶情報を外部からの指示に従ってキャッシュメモリ動作の如く高速に出力させたりすることが可能になる。これによって、不揮発性記憶装置に対するデータ読み出しや書き込みのためのデータ転送のオーバーヘッドが低減する。
摘要翻译：非易失性存储装置（1）包括缓冲单元（BMRY0至BMRY3）的非易失性存储单元（MARY0至MARY3）和控制单元（CNT）。控制单元可以通过从外部接收相应的指令来控制外部和缓冲器单元之间的第一访问处理以及非易失性存储器单元和缓冲单元之间的第二访问处理。由于控制单元可以根据外部指令控制对非易失性存储器单元和缓冲单元的访问，所以可以将并行于非易失性存储器单元的擦除操作的缓冲单元中的下一个写入数据设置并且根据外部指令，以高速度高速存储器操作输出临时读出到缓冲器单元中的存储信息。这样可以减少从/向非易失性存储设备读取和写入数据的数据传输开销。

4. 发明申请

WO2003010775A1 不揮発性記憶装置审中-公开
标题翻译：非易失性存储器
公开(公告)号：WO2003010775A1
公开(公告)日：2003-02-06
申请号：PCT/JP2002/005641
申请日：2002-06-07
申请人：株式会社日立製作所 , 堀井崇史 , 吉田敬一 , 野副敦史
发明人：堀井崇史 , 吉田敬一 , 野副敦史
IPC分类号： G11C16/02
CPC分类号： G11C16/10 , G11C7/1042 , G11C2216/22
摘要： A nonvolatile memory comprises memory banks (3, 4) having nonvolatile memory cells and capable of performing an independent memory operation and a control unit (5) for controlling the memory operations of the memory banks. The control unit can control an interleave operation for starting a memory operation in response to an operation instruction specifying another memory bank even if a memory bank is performing a memory operation
摘要翻译：非易失性存储器包括具有非易失性存储器单元并且能够执行独立存储器操作的存储体（3,4）和用于控制存储体的存储器操作的控制单元（5）。控制单元可以响应于指定另一存储器组的操作指令来控制用于开始存储器操作的交织操作，即使存储器组正在执行存储器操作

5. 发明申请

WO2002099814A1 不揮発性半導体記憶装置および製造方法审中-公开
标题翻译：非挥发性半导体存储器件及其制造方法
公开(公告)号：WO2002099814A1
公开(公告)日：2002-12-12
申请号：PCT/JP2002/003649
申请日：2002-04-12
申请人：株式会社日立製作所 , 吉田敬一 , 野副敦史
发明人：吉田敬一 , 野副敦史
IPC分类号： G11C16/06
CPC分类号： G11C29/70 , G11C29/028 , G11C29/24 , G11C2029/1208 , G11C2029/1806 , G11C2029/5004
摘要： A non−volatile semiconductor storage device including a memory array (10) having a plurality of erasable non−volatile storage elements and a reserved storage element. When a normal operation results in a write failure, the storage element is replaced by the aforementioned reserved storage element (10a) and information on the defective storage element is stored in a predetermined area (10b) of the memory array. When a defective storage element is detected during a test, information on the defective storage element is not stored in the predetermined area of the memory array and a memory device having a ratio of defective storage elements detected in the test not greater than a predetermined value is extracted as a good device.
摘要翻译：一种包括具有多个可擦除非易失性存储元件的存储器阵列（10）和预留存储元件的非易失性半导体存储器件。当正常操作导致写入失败时，由上述保留存储元件（10a）代替存储元件，并且将有缺陷存储元件的信息存储在存储器阵列的预定区域（10b）中。当在测试期间检测到有缺陷的存储元件时，关于缺陷存储元件的信息不存储在存储器阵列的预定区域中，并且具有在测试中检测到的不良存储元件的比例不大于预定值的存储器件是提取为一个很好的设备。

6. 发明申请

WO2002073623A1 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2002073623A1
公开(公告)日：2002-09-19
申请号：PCT/JP2002/000142
申请日：2002-01-11
申请人：株式会社日立製作所 , 日立デバイスエンジニアリング株式会社 , 株式会社日立超エル・エス・アイ・システムズ , 倉田英明 , 小林直樹 , 佐伯俊一 , 小林孝 , 河原尊之 , 高瀬賢順 , 吉田敬一 , 金光道太郎 , 久保埜昌次 , 野副敦史
发明人：倉田英明 , 小林直樹 , 佐伯俊一 , 小林孝 , 河原尊之 , 高瀬賢順 , 吉田敬一 , 金光道太郎 , 久保埜昌次 , 野副敦史
IPC分类号： G11C16/10
CPC分类号： G11C16/3409 , G11C11/5628 , G11C16/0425 , G11C16/0433 , G11C16/0466 , G11C16/0491 , G11C16/10 , G11C16/12 , G11C16/16 , G11C16/3404 , G11C16/3436 , G11C16/3454 , G11C16/3459 , H01L27/115 , H01L27/11521 , H01L27/11568
摘要： Hot electrons generated when charges stored in a constant capacity provided every write cell are released with a memory cell are injected to a stray gate to allow a nonvolatile semiconductor storage device to make a write action. This operation makes it possible to reduce variation in write characteristics of a nonvolatile semiconductor storage device to speed up write.
摘要翻译：将存储在恒定容量中的电荷产生的热电子，每个写入单元与存储单元一起释放，注入杂散栅极，以允许非易失性半导体存储器件进行写入动作。该操作使得可以减小非易失性半导体存储装置的写入特性的变化以加速写入。

7. 发明申请

WO2003073430A1 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2003073430A1
公开(公告)日：2003-09-04
申请号：PCT/JP2002/001848
申请日：2002-02-28
申请人：株式会社日立製作所 , 堀井崇史 , 松原謙 , 吉田敬一
发明人：堀井崇史 , 松原謙 , 吉田敬一
IPC分类号： G11C16/06
CPC分类号： G11C16/26 , G11C16/20
摘要： A flash memory is provided with a majority logical circuit 3 and shift registers 61-63. Three banks 2a-2c out of banks 2a-2d are respectively provided with control information storing areas KA for storing binary control information consisting of power supply trimming information and bit line relief information. At the initialization of the flash memory, the majority logical circuit 3 error-corrects control information read from the control information storing areas KA for outputting to a trimming/relief data buffer 11, thereby providing high-reliability control information in a short time. The shift registers 61-63 delay control signals output from a control circuit 12 a certain time before outputting to sense amplifiers 42-44, whereby the operating current of the banks 2a-2d can be segmented to reduce the peak current of the flash memory.
摘要翻译：闪存具有多数逻辑电路3和移位寄存器61-63。分别具有用于存储由电源修整信息和位线补救信息组成的二进制控制信息的控制信息存储区域KA的组2a-2d之外的三个存储体2a-2c。在闪速存储器的初始化时，多数逻辑电路3对从控制信息存储区域KA读取的控制信息进行错误校正，以输出到微调/浮雕数据缓冲器11，从而在短时间内提供高可靠性的控制信息。在输出到读出放大器42-44之前，移位寄存器61-63将从控制电路12输出的控制信号延迟一定时间，由此可以对存储体2a-2d的工作电流进行分段以减小闪速存储器的峰值电流。

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