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1. 发明申请

WO2007141865A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007141865A1
公开(公告)日：2007-12-13
申请号：PCT/JP2006/311559
申请日：2006-06-08
申请人：株式会社ルネサステクノロジ , 半澤悟 , 松崎望 , 小田部晃 , 北井直樹 , 森川貴博 , 黒土健三
发明人：半澤悟 , 松崎望 , 小田部晃 , 北井直樹 , 森川貴博 , 黒土健三
IPC分类号： G11C13/00 , H01L27/105 , H01L45/00
CPC分类号： G11C13/0069 , G11C13/0004 , G11C13/0064 , G11C2013/0083 , G11C2013/009 , G11C2213/79
摘要：　可変抵抗による記憶素子ＲＱと選択トランジスタＭＱとを用いたメモリセルＭＣで構成されるメモリアレイＭＣＡにおいて、電源電圧ＶＤＤよりも高い電圧を印加して製膜直後の記憶素子ＲＱの抵抗値を下げることが課題である。この課題を解決するために、共通データ線ＣＤＬに初期化回路ＩＣＫＴを設け、共通データ線ＣＤＬとビット線ＢＬに高電圧を印加する。初期化回路ＩＣＫＴは、バイアス回路ＶＢＣＫＴと、共通データ線ＣＤＬ及びビット線ＢＬの電圧変化を検知する初期化検出回路ＩＤＣＴとを有する。初期化動作において、選択されたセル内の記憶素子にのみ高電圧が印加されて抵抗値が低下することにより、共通データ線ＣＤＬ及びビット線ＢＬが急激に放電される。初期化検出回路ＩＤＣＴが、この電圧変化を検知して、バイアス回路ＶＢＣＫＴを停止することにより、低抵抗化後に流れる過電流を阻止し、高信頼な初期化動作を実現することができる。
摘要翻译：在由使用存储元件（RQ）的存储单元（MC）和基于可变电阻的选择晶体管（MQ）形成的存储器阵列（MCA）中，必须立即降低存储元件（RQ）的电阻值在通过施加高于电源电压（VDD）的电压进行成膜之后。为了实现该目的，在公共数据线（CDL）上布置初始化电路（ICKT），并且将高电压施加到公共数据线（CDL）和位线（BL）。初始化电路（ICKT）包括用于检测公共数据线（CDL）和位线（BL）的电压变化的偏置电路（VBCKT）和初始化检测电路（IDCT）。在初始化动作中，仅向所选择的单元中的存储元件施加高电压以降低电阻值，从而突然释放公共数据线（CDL）和位线（BL）。初始化检测电路（IDCT）检测电压变化并停止偏置电路（VBCKT），以防止低电阻后的过电流流动，实现高可靠性的初始化操作。

2. 发明申请

WO2008044300A1 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：WO2008044300A1
公开(公告)日：2008-04-17
申请号：PCT/JP2006/320370
申请日：2006-10-12
申请人：株式会社ルネサステクノロジ , 北井直樹 , 半澤悟 , 小田部晃
发明人：北井直樹 , 半澤悟 , 小田部晃
IPC分类号： G11C13/00 , G11C11/419
CPC分类号： G11C11/419 , G11C7/065 , G11C13/0004 , G11C16/28 , G11C2013/0054 , G11C2213/82
摘要：　選択されたメモリセルの記憶情報に応じて第１信号線（ＣＢＬ）に現れる変化と第２信号線（ＣＢＬｄｍ）に現れる変化との相違を検出する読出し回路（ＲＣ）において、第１信号線及び第２信号線は、第２ＭＯＳトランジスタ（ＭＮ３，ＭＮ４）を介して選択的にデータラッチ回路（ＤＬ）の入力ノードから分離され、第１ＭＯＳトランジスタ（ＭＰ１，ＭＰ２）のゲートを介してデータラッチ回路の入力ノードに容量結合される。分離状態において第１信号線及び第２信号線とデータラッチ回路の入力ノードを異なる電圧にプリチャージすることにより、第１ＭＯＳトランジスタのゲート・ソース間電圧とドレイン・ソース間電圧が第１信号線及び第２信号線の電圧によって制御されるので、読出し動作において第１信号線と第２信号線が変化され且つ前記分離状態が解除されたとき、第１ＭＯＳトランジスタは飽和領域で動作を開始し、高速な読出し動作を実現する。
摘要翻译：在根据所选择的存储单元的存储信息和出现在第二信号线（CBLdm）上的变化的第一信号线（CBL）出现的变化之间的差异的读出电路（RC）中，并且第二信号线通过第二MOS晶体管（MN3，MN4）与数据锁存电路（DL）的输入节点选择性地分离，并且通过第一MOS的输入栅极与数据锁存电路的输入节点电容耦合晶体管（MP1，MP2）。第一和第二信号线和数据锁存电路的节点预先在分离状态下被充电到不同的电压，使得第一MOS晶体管的栅极和源极之间的电压和漏极和源电极之间的电压的第一MOS晶体管由第一信号线和第二信号线的电压控制。因此，当在读出操作中改变第一信号线和第二信号线的电压并且去除分离的状态时，第一MOS晶体管开始饱和区域中的操作，并且高速读出操作实现了。

3. 发明申请

WO2008041278A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2008041278A1
公开(公告)日：2008-04-10
申请号：PCT/JP2006/319470
申请日：2006-09-29
申请人：株式会社ルネサステクノロジ , 小田部晃 , 半澤悟
发明人：小田部晃 , 半澤悟
IPC分类号： G11C13/00
CPC分类号： G11C13/004 , G11C13/0004 , G11C2013/0054 , G11C2213/79
摘要：　パッドと、電流検出時にパッドと共通データ線を接続する第一スイッチ回路を設ける。電流検出時に、非選択ビット線を読出し電圧ＶＲと同じかそれよりも低い第一電圧に保持する第二スイッチ回路を設ける。電流検出時に、第一スイッチ回路を用いてパッドと共通データ線を接続することにより、行及び列で選択されたメモリセルにパッドから電圧を印加することができる。このとき流れる電流をモニタすることによりメモリセルに流れる電流を検出する。非選択ビット線を前記第二スイッチ回路により前記第一電圧に保持するので、非選択ビット線と共通データ線を分離するＣＭＯＳスイッチのバイアスを次のようにすることができる。即ち、ＣＭＯＳスイッチのソース－ドレイン間の電圧を前記第一電圧だけ緩和することができ、前記ＣＭＯＳスイッチを構成するＮＭＯＳトランジスタのゲート－ソース間とバルク－ソース間を第一電圧だけ逆バイアスすることができる。
摘要翻译：提供了一种焊盘和第一开关电路，其在电流检测时将焊盘连接到公共数据线。还提供了一个第二开关电路，其保持当前检测时未选择的位线处于等于或低于读取电压（VR）的第一电压。在电流检测时，第一开关电路用于将焊盘连接到公共数据线，从而将电压从焊盘施加到由行和列选择的存储单元。监视此时流动的电流，从而检测在存储单元中流动的电流。由于第二开关电路用于将未选择的位线保持在第一电压，所以将公共数据线与非选择位线分开的CMOS开关可以如下偏置。也就是说，可以通过第一电压来松弛CMOS开关的源极和漏极之间的电压，使得可以在栅极和源极之间以及构成的NMOS晶体管的体和源极之间施加第一电压的反向偏置 CMOS开关。

4. 发明申请

WO2009013819A1 半導体記憶装置审中-公开
标题翻译：半导体存储器件
公开(公告)号：WO2009013819A1
公开(公告)日：2009-01-29
申请号：PCT/JP2007/064561
申请日：2007-07-25
申请人：株式会社ルネサステクノロジ , 小田部晃 , 半澤悟 , 田中利広 , 飯田好和 , 山木貴志 , 梅本由紀子
发明人：小田部晃 , 半澤悟 , 田中利広 , 飯田好和 , 山木貴志 , 梅本由紀子
IPC分类号： G11C13/00
CPC分类号： G11C13/0061 , G11C13/0004 , G11C13/004 , G11C13/0064 , G11C2013/0054
摘要：　抵抗の変化を利用して情報を記憶する半導体記憶装置に、センスアンプＳＡと、センスアンプの出力を保持するデータラッチＬＡＴＲと、データラッチのラッチタイミングを読出し動作時とベリファイ動作時で異なるように制御するデータラッチ制御回路ＬＡＴＲＣを設ける。例えば、読出し動作において前記ラッチタイミングは第１状態（セット状態）の内の最も高い抵抗値（Ｒｓｍａｘ）を有するメモリセルと第２状態の（リセット状態）内の最も低い抵抗値（Ｒｒｍｉｎ）を有するメモリセルとの状態を同等のレベルマージンをもってセンスアンプで判定可能にされる。第２状態に対するベリファイ動作では前記ラッチタイミングは第２状態の内の最も低い抵抗値以上のメモリセルが第２状態と判別されるようにされる。
摘要翻译：通过使用电阻变化来存储信息的半导体存储器件设置有读出放大器（SA），保持读出放大器的输出的数据锁存器（LATR）和控制锁存器定时的数据锁存控制电路（LATRC）数据锁存器在读取操作中与验证操作不同。例如，读取操作中的锁存定时可以确定在第一状态（设定状态）中具有最高电阻值（Rsmax）的存储器单元的状态和具有最低电阻值（Rrmin）的存储单元的状态状态（复位状态）由具有相等电平余量的读出放大器。在到第二状态的验证操作中，锁存定时可以将具有第二状态的具有最低电阻值或更高的存储单元与第二状态区分开。

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