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1. 发明申请

WO2005119763A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2005119763A1
公开(公告)日：2005-12-15
申请号：PCT/JP2005/009570
申请日：2005-05-25
申请人：日本電気株式会社 , 武田晃一 , 野村昌弘 , 竹内潔 , 若林整 , 山上滋春 , 黄俐昭 , 寺島浩一 , 田中克彦 , 田中聖康
发明人：武田晃一 , 野村昌弘 , 竹内潔 , 若林整 , 山上滋春 , 黄俐昭 , 寺島浩一 , 田中克彦 , 田中聖康
IPC分类号： H01L21/8244
CPC分类号： H01L27/11 , H01L27/1104 , H01L27/1108 , H01L29/785 , Y10S257/903
摘要：　一対の駆動トランジスタと一対の負荷トランジスタと一対のアクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、前記駆動トランジスタはそれぞれ、前記負荷トランジスタ及び前記アクセストランジスタの少なくとも一方の各トランジスタのチャネル幅より広いチャネル幅を有する半導体装置。
摘要翻译：半导体器件具有具有一对驱动晶体管，一对负载晶体管和一对存取晶体管的SRAM单元单元。每个晶体管包括在基体平面上方突出的半导体层，从上方沿着半导体层的相对的两侧延伸的栅电极，布置在栅电极和半导体层之间的栅极绝缘膜，以及一对源极/ 漏极区域布置在半导体层中。每个驱动晶体管具有大于至少负载晶体管或存取晶体管的沟道宽度的沟道宽度。

2. 发明申请

WO2006006424A1 電界効果型トランジスタ及びその製造方法审中-公开
标题翻译：场效应晶体管及其制造方法
公开(公告)号：WO2006006424A1
公开(公告)日：2006-01-19
申请号：PCT/JP2005/012178
申请日：2005-07-01
申请人：日本電気株式会社 , 黄俐昭 , 山上滋春 , 田中克彦 , 竹内潔 , 若林整 , 寺島浩一 , 武田晃一 , 野村昌弘 , 田中聖康
发明人：黄俐昭 , 山上滋春 , 田中克彦 , 竹内潔 , 若林整 , 寺島浩一 , 武田晃一 , 野村昌弘 , 田中聖康
IPC分类号： H01L29/786
CPC分类号： H01L21/31111 , H01L29/66795 , H01L29/785
摘要：　半導体層の上部コーナーに形成されるしきい値電圧が低く、寄生トランジスタによる漏れ電流が抑制されるＦｉｎＦＥＴ及びその製造方法を提供する。半導体領域と、ゲート絶縁膜と、キャップ絶縁膜と、ゲート絶縁膜及びキャップ絶縁膜上に設けられたゲート電極と、ソース／ドレイン領域とを有し、半導体領域の側面にチャネル領域が形成される電界効果型トランジスタであって、ゲート電極に覆われた前記キャップ絶縁膜の、前記半導体領域の側面の延長方向の側面のうち、該半導体領域に接する少なくとも一部の部分に、ＨＦ溶液を用いたウェットエッチングに対してＳｉＯ２よりもエッチングレートが低い側面耐エッチング領域を持つことを特徴とする電界効果型トランジスタ。
摘要翻译：提供了在半导体层的上角处形成的具有低阈值电压的FinFET，并抑制归因于寄生晶体管的漏电流。还提供了FinFET的制造方法。场效应晶体管包括半导体区域，栅极绝缘膜，帽绝缘膜，栅极绝缘膜，布置在帽绝缘膜上的栅极电极和源极/漏极区域。在半导体区域的侧表面上形成沟道区。场效应晶体管的特征在于，在半导体区域的侧面延伸方向上由栅极电极覆盖的帽绝缘膜的侧面的至少一部分具有蚀刻速率低于的SiO <子

3. 发明申请

WO2005119764A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2005119764A1
公开(公告)日：2005-12-15
申请号：PCT/JP2005/009796
申请日：2005-05-27
申请人：日本電気株式会社 , 武田晃一 , 若林整 , 竹内潔 , 山上滋春 , 野村昌弘 , 田中聖康 , 寺島浩一 , 黄俐昭 , 田中克彦
发明人：武田晃一 , 若林整 , 竹内潔 , 山上滋春 , 野村昌弘 , 田中聖康 , 寺島浩一 , 黄俐昭 , 田中克彦
IPC分类号： H01L21/8244
CPC分类号： H01L27/11 , H01L21/84 , H01L21/86 , H01L27/1104 , H01L27/1108 , H01L27/1203 , H01L29/785
摘要：　一対の駆動トランジスタと一対の負荷トランジスタと一対のアクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、前記半導体層はそれぞれ、その長手方向が第１方向に沿って設けられ、第１方向に隣接するＳＲＡＭセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第１方向に沿った中心線上に他方のトランジスタの半導体層が配置されている半導体装置。
摘要翻译：半导体器件设置有具有一对驱动晶体管，一对负载晶体管和一对存取晶体管的SRAM单元单元。每个晶体管设置有从基底平面向上突出的半导体层，从上部在半导体层上的相对的两个侧面上延伸的栅电极，设置在栅极电极和半导体层之间的栅极绝缘膜，以及设置在半导体层上的一对源/漏区。每个半导体层通过使其纵向方向在第一方向上布置。在第一方向的相邻SRAM单元单元中，在每个相应的晶体管中，一个晶体管的半导体层被布置在另一个晶体管的半导体层的第一方向上的中心线上。

4. 发明申请

WO2006006438A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2006006438A1
公开(公告)日：2006-01-19
申请号：PCT/JP2005/012338
申请日：2005-07-04
申请人：日本電気株式会社 , 山上滋春 , 若林整 , 黄俐昭 , 竹内潔 , 野村昌弘 , 武田晃一 , 寺島浩一 , 田中聖康 , 田中克彦
发明人：山上滋春 , 若林整 , 黄俐昭 , 竹内潔 , 野村昌弘 , 武田晃一 , 寺島浩一 , 田中聖康 , 田中克彦
IPC分类号： H01L29/78
CPC分类号： H01L21/84 , H01L21/823807 , H01L21/823821 , H01L21/823828 , H01L21/823878 , H01L27/1203 , H01L29/7851
摘要：　本発明は、基体平面から突起した突起半導体層と、突起半導体層を跨ぐように形成されたゲート電極と、ゲート電極と突起半導体層の間のゲート絶縁膜と、突起半導体層に設けられたソース／ドレイン領域を有するＦｉｎ型電界効果トランジスタ（ＦＥＴ）を備えた半導体装置であって、半導体基板上に、Ｆｉｎ型ＦＥＴを有する素子形成領域と、この素子形成領域を他の素子形成領域と分離するために半導体基板に設けられたトレンチ及びそのトレンチ内の素子分離絶縁膜とを有し、前記素子形成領域は、前記トレンチの底面よりも浅く半導体基板の上面より掘り下げられた浅い基板平面と、この基板平面に対して突起し且つ半導体基板の一部で形成された半導体凸部と、前記の浅い基板平面上の絶縁膜とを有し、前記半導体凸部の当該絶縁膜から突起した部分でＦｉｎ型ＦＥＴの突起半導体層が形成されている半導体装置に関する。
摘要翻译：半导体器件包括从基体面突出的突出半导体层，形成在突出半导体层上的栅电极，配置在栅电极和突出半导体层之间的栅极绝缘膜，以及Fin型场效应晶体管（FET）具有布置在突出半导体层中的源极/漏极区域。半导体器件在其衬底上具有一个具有Fin型FET的元件形成区域，一个布置在半导体衬底中的用于将元件形成区域与另一个元件形成区域隔离的沟槽，以及沟槽中的元件隔离绝缘膜。元件形成区域具有从半导体衬底的上表面向下凹陷的浅衬底平面，比沟槽的底部浅，从浅衬底平面突出并由半导体衬底的一部分形成的半导体凸部，以及在浅基板平面上的绝缘膜。 Fin型FET的突出半导体层由从半导体凸部的绝缘膜突出的部分形成。

5. 发明申请

WO2006011369A1 電界効果型トランジスタ用の基板、電界効果型トランジスタ及びその製造方法审中-公开
标题翻译：场效应晶体管的基板，场效应晶体管及其制造方法
公开(公告)号：WO2006011369A1
公开(公告)日：2006-02-02
申请号：PCT/JP2005/013021
申请日：2005-07-14
申请人：日本電気株式会社 , 黄俐昭 , 田中克彦 , 山上滋春 , 寺島浩一 , 若林整 , 竹内潔 , 田中聖康 , 野村昌弘 , 武田晃一
发明人：黄俐昭 , 田中克彦 , 山上滋春 , 寺島浩一 , 若林整 , 竹内潔 , 田中聖康 , 野村昌弘 , 武田晃一
IPC分类号： H01L29/786
CPC分类号： H01L29/785 , H01L29/66795
摘要：　オフ電流や寄生容量のばらつきが少ないπゲートＦｉｎＦＥＴの構造、製造方法を提供する。また、オフ電流抑制能力をより強く発揮させることできるよう、素子の構造を改良する。　第１絶縁膜と半導体領域が、基体平面に対して上方に突起するように設けられ、ゲート電極と、ゲート絶縁膜と、ソース／ドレイン領域とを有し、半導体領域の少なくとも側面にチャネルが形成される電界効果型トランジスタであって、第１絶縁膜は、所定条件でのエッチングに対して、少なくとも第１絶縁膜の最下層よりもエッチングレートが低い材料からなるエッチストッパ層上に設けられていることを特徴とする電界効果型トランジスタ。
摘要翻译：提供了具有很小的截止电流和寄生电容的不规则性的p栅极FinFET结构及其制造方法。此外，改善了元件结构，从而更强烈地表现出关断电流抑制能力。场效应晶体管包括第一绝缘膜和布置成相对于基体表面向上突出的半导体区域，并且具有栅电极，栅极绝缘膜和源极/漏极区域。至少在半导体区域的侧表面上形成沟道。第一绝缘膜布置在由在预定条件下进行蚀刻的具有比至少第一绝缘膜的最下层的蚀刻速率低的材料制成的蚀刻停止层。

6. 发明申请

WO2005074036A1 電界効果型トランジスタおよびその製造方法审中-公开
标题翻译：场效应晶体管及其制造方法
公开(公告)号：WO2005074036A1
公开(公告)日：2005-08-11
申请号：PCT/JP2005/001207
申请日：2005-01-28
申请人：日本電気株式会社 , 黄俐昭 , 田中克彦 , 竹内潔
发明人：黄俐昭 , 田中克彦 , 竹内潔
IPC分类号： H01L29/78
CPC分类号： H01L29/785 , H01L29/66795 , H01L29/66803 , H01L29/7854 , H01L29/78609
摘要：　基体平面から突起した半導体層と、その両側面上に設けられたゲート電極と、ゲート電極と半導体層側面の間に介在するゲート絶縁膜と、第１導電型不純物が導入されたソース／ドレイン領域とを有し、前記半導体層は、ソース／ドレイン領域に挟まれた部分にチャネル形成領域を有し、チャネル形成領域における半導体層上部には、その下方部分より第２導電型不純物濃度が高いチャネル不純物濃度調整領域を有し、このチャネル不純物濃度調整領域は、ゲート電極に信号電圧を印加した動作状態において、当該チャネル不純物濃度調整領域における半導体層のゲート絶縁膜に相対する側面部分にチャネルが形成されることを特徴とする電界効果型トランジスタ。
摘要翻译：场效应晶体管的特征在于包括从基底的平坦表面向上突出的半导体层，布置在半导体层的两个侧表面上的栅电极，插入在栅极电极和半导体的每个侧表面之间的栅极绝缘膜层和源/漏区，其中引入第一导电类型的杂质。场效应晶体管的特征还在于，半导体层在源极区域和漏极区域之间具有沟道形成区域，并且沟道形成区域中的半导体层的上部具有沟道杂质浓度调节区域，其中，第二导电类型的杂质的浓度高于下部。场效应晶体管的特征还在于，在工作时，向栅电极施加信号电压时，在沟道杂质浓度调整区域的半导体层的侧面部分形成沟道，该沟道杂质浓度调整区域与栅极绝缘膜。

7. 发明申请

WO2005074035A1 電界効果型トランジスタおよびその製造方法审中-公开
标题翻译：场效应晶体管及其制造方法
公开(公告)号：WO2005074035A1
公开(公告)日：2005-08-11
申请号：PCT/JP2005/001064
申请日：2005-01-27
申请人：日本電気株式会社 , 黄俐昭 , 竹内潔 , 田中克彦
发明人：黄俐昭 , 竹内潔 , 田中克彦
IPC分类号： H01L29/78
CPC分类号： H01L29/785 , H01L29/66795 , H01L29/66818 , H01L29/7853 , H01L29/7854
摘要：　基体平面から上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記半導体層上面に設けられ前記ゲート電極下に位置するキャップ絶縁層と、前記半導体層の前記ゲート電極に覆われない領域に形成されたソース／ドレイン領域とを有し、前記キャップ絶縁層は、前記基体平面に平行方向であって一対のソース／ドレイン領域を結ぶチャネル長方向に垂直な方向へ、前記ゲート絶縁膜の表面から張り出した張り出し部を有することを特徴とする電界効果型トランジスタ。
摘要翻译：一种场效应晶体管，包括从基极的平坦表面向上突出的半导体层，栅电极，被布置成跨越半导体层的两个相对的侧表面从半导体层的顶部延伸的半导体层;栅绝缘膜，在栅电极和半导体层的每个侧表面之间形成帽形绝缘层，形成在半导体层的栅电极下方的顶表面上，以及形成在半导体层的未被覆盖的半导体层的区域中的源/漏区栅极电极的特征在于，帽绝缘层具有在平行于基底的平坦表面的方向延伸超过栅极绝缘膜的表面的垂直于垂直于沟道长度方向的连接一对源极/漏极区域。

8. 发明申请

WO2003023865A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2003023865A1
公开(公告)日：2003-03-20
申请号：PCT/JP2002/009043
申请日：2002-09-05
申请人：日本電気株式会社 , 斎藤幸重 , 黄俐昭 , 李ジョンウー , 武村久
发明人：斎藤幸重 , 黄俐昭 , 李ジョンウー , 武村久
IPC分类号： H01L29/786
CPC分类号： H01L29/66757 , H01L21/76264 , H01L21/76283 , H01L29/66742 , H01L29/66772 , H01L29/78609 , H01L29/78618 , H01L29/78636 , Y10S438/978
摘要： A semiconductor manufacturing method comprising a a step for successively forming a gate insulating film 14, a first conductive layer 15, and a first insulating film 16 on a semiconductor layer 13 on an insulating film 12, b a step of forming an element isolating groove by selectively removing the semiconductor layer, the gate insulating film, the first conductive layer, and the first insulating film, c a step of forming a second insulating film 17 in the element isolating groove, the top face of the second insulating film being substantially flush with the top face of the first insulating film, d a step of removing a part of the second insulating film and the first insulating film so as to make the top face of the exposed first conductive layer flush with the top face of the second insulating film, and e a step of patterning the first conductive layer to form a gate electrode.
摘要翻译：一种半导体制造方法，包括在绝缘膜12上的半导体层13上依次形成栅极绝缘膜14，第一导电层15和第一绝缘膜16的步骤，通过选择性地除去形成元件隔离槽的步骤半导体层，栅极绝缘膜，第一导电层和第一绝缘膜，在元件隔离槽中形成第二绝缘膜17的步骤，第二绝缘膜的顶面与顶面大致齐平所述第一绝缘膜的第一绝缘膜的顶面与第二绝缘膜的顶面齐平，第二绝缘膜的一部分的除去步骤，图案化第一导电层以形成栅电极。

9. 发明申请

WO2004047164A1 せり上げ素子分離構造を有する半導体装置及びその製造方法审中-公开
标题翻译：具有高分辨率器件隔离结构的半导体器件及其生产方法
公开(公告)号：WO2004047164A1
公开(公告)日：2004-06-03
申请号：PCT/JP2003/014524
申请日：2003-11-14
申请人：日本電気株式会社 , 若林整 , 李ジョンウー , 黄俐昭 , 山上滋春 , 斎藤幸重
发明人：若林整 , 李ジョンウー , 黄俐昭 , 山上滋春 , 斎藤幸重
IPC分类号： H01L21/336
CPC分类号： H01L29/42368 , H01L21/762 , H01L29/42384 , H01L29/4908
摘要： A semiconductor device using an SOI substrate having an elevated device isolation structure, comprising a bird's beak unit, where the thickness of a gate insulation film is gradually increases from a device center side toward a device isolation end, disposed at the end in contact with a device isolation area on a section being orthogonal to a channel current direction and including the gate electrode. The semiconductor device is excellent in characteristics such as resistance against antenna damage subjected to in the post-process, gate leak current, TDDB characteristics, and Vth (threshold voltage) controllability by Vsub (substrate potential).
摘要翻译：一种使用具有升高的器件隔离结构的SOI衬底的半导体器件，包括鸟喙单元，其中栅极绝缘膜的厚度从器件中心侧朝向器件隔离端逐渐增加，其设置在与在与沟道电流方向正交并且包括栅电极的部分上的器件隔离区域。该半导体装置的特性如后处理中对天线损坏的电阻，栅极泄漏电流，TDDB特性以及Vsub（基板电位）的Vth（阈值电压）可控性等特性优异。

10. 发明申请

WO2003032401A1 半導体装置とその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2003032401A1
公开(公告)日：2003-04-17
申请号：PCT/JP2002/010289
申请日：2002-10-02
申请人：日本電気株式会社 , 武村久 , 黄俐昭 , 斎藤幸重 , 李ジョンウー
发明人：武村久 , 黄俐昭 , 斎藤幸重 , 李ジョンウー
IPC分类号： H01L29/786
CPC分类号： H01L29/78696 , H01L21/26586 , H01L29/66772 , H01L29/78612 , H01L29/78621 , H01L2029/7863
摘要： A semiconductor device comprises a first insulation layer, a semiconductor layer formed over the first insulation layer, second insulation layer formed at a part of the semiconductor layer, and the gate electrode formed over the semiconductor layer via the second insulation layer. The semiconductor layer has a lightly doped region formed under the gate electrode via the second insulation layer, two heavily doped regions, and two source/drain regions. The heavily doped region is formed under the gate region at least in the upper region of both sides of the lightly doped region via the second insulation layer and has an impurity region higher than the lightly doped region. The two source/drain regions have lightly−doped region side end and are formed on both sides of the heavily doped region and has a width of 30nm or less.
摘要翻译：半导体器件包括第一绝缘层，形成在第一绝缘层上的半导体层，形成在半导体层的一部分的第二绝缘层，以及通过第二绝缘层形成在半导体层上的栅电极。半导体层具有通过第二绝缘层形成在栅电极下方的轻掺杂区域，两个重掺杂区域和两个源极/漏极区域。重掺杂区域至少在轻掺杂区域的两侧的上部区域中通过第二绝缘层形成在栅极区域下方，并且具有高于轻掺杂区域的杂质区域。两个源极/漏极区域具有轻掺杂区域侧端并且形成在重掺杂区域的两侧上，并且具有30nm或更小的宽度。

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