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1. 发明申请

WO2009063596A1 再構成可能回路、リセット方法、及び構成情報生成装置审中-公开
标题翻译：可重构电路，复位方法和配置信息生成装置
公开(公告)号：WO2009063596A1
公开(公告)日：2009-05-22
申请号：PCT/JP2008/003121
申请日：2008-10-30
申请人：パナソニック株式会社 , 森本高志 , 西岡伸一郎 , 浅井幸治
发明人：森本高志 , 西岡伸一郎 , 浅井幸治
IPC分类号： H03K19/173 , G06F1/24
CPC分类号： H03K19/17772 , G06F1/24 , H03K19/17756 , H03K19/1776
摘要：　本発明は、複数の再構成セルを含み、各再構成セルに含まれる演算処理部の構成を変更する再構成可能回路であって、前記各再構成セルは、前記演算処理部による演算結果を保持する演算記憶部と、前記演算記憶部のリセットの要否を示すリセットフラグを保持しているフラグ保持部と、前記演算処理部の構成変更時に、前記フラグ保持部に保持されているフラグを用いて、前記演算記憶部のリセットを制御するリセット制御部とを備えることを特徴とする。
摘要翻译：提供了一种可重构电路，其包括多个可重构单元并且修改包含在每个可重构单元中的计算处理单元的配置。每个可重构单元具有：计算存储单元，其保存由计算处理单元获得的计算结果; 标记保持单元，其保持表示计算存储单元是否可以被复位的复位标志; 以及复位控制单元，其在修改所述计算处理单元的配置时，通过使用在所述标志保持单元中保持的标志来控制所述计算存储单元的复位。

2. 发明申请

WO2010143386A1 調停装置、調停システム、調停方法、半導体集積回路、及び画像処理装置审中-公开
标题翻译：介质装置，介质系统，介质方法，半导体集成电路和图像处理装置
公开(公告)号：WO2010143386A1
公开(公告)日：2010-12-16
申请号：PCT/JP2010/003741
申请日：2010-06-04
申请人：パナソニック株式会社 , 森本高志 , 渡邉義治 , 山田隆史 , 橋本隆 , 浅井幸治
发明人：森本高志 , 渡邉義治 , 山田隆史 , 橋本隆 , 浅井幸治
IPC分类号： G06F13/362 , G06F12/00
CPC分类号： G06F13/1605 , G06F13/362 , Y02D10/14
摘要：　階層化された調停装置において、各階層の調停装置は、自装置の属する階層で、１番目に優先度の高いリソース利用要求と２番目に優先度の高いリソース利用要求とを選択して上位側の階層の調停装置へ出力する。　また、最上位階層の調停装置は、１番目に優先度の高いリソース利用要求を最優先リソース利用要求としてリソース制御部へ出力している場合において、リソース制御部から、そのリソース利用要求が受け付けられた旨の信号を受信するとき、２番目に優先順位が高いリソース利用要求を、次の最優先リソース利用要求として出力する。
摘要翻译：在分层中介设备中，每个层中的中介设备在设备本身所属的层中选择具有第一优先级和第二优先级的资源使用请求的资源使用请求，并将所选择的请求输出到中间设备上层。当最上层的中介设备将具有第一优先级的资源使用请求作为最高优先级资源使用请求输出到资源控制单元，然后从资源控制单元接收到表示资源使用请求已被接受的信号，则将具有第二优先级的资源使用请求作为随后的最高优先级资源使用请求输出。

3. 发明申请

WO2009119009A1 アクセス制御装置审中-公开
标题翻译：访问控制器
公开(公告)号：WO2009119009A1
公开(公告)日：2009-10-01
申请号：PCT/JP2009/000925
申请日：2009-03-02
申请人：パナソニック株式会社 , 浅井幸治 , 森本高志 , 中西龍太
发明人：浅井幸治 , 森本高志 , 中西龍太
IPC分类号： G06F12/00
CPC分类号： G06F13/1663
摘要：　従来よりもプロセッサからのアクセス要求に対する即応性を高めることができるアクセス制御装置を提供することを目的とする。　１以上の定期型マスタ及び不定期型マスタからアクセス要求を受け付け、アクセス許可対象を逐次選定するアクセス制御装置は、単位期間内にアクセス要求がなされた定期型マスタにて使用される使用リソース量と当該定期型マスタに対して定められた最大使用リソース量とから未使用リソース量を算出して管理し、前記単位期間内において前記不定期型マスタによるアクセス要求が行われると、前記１以上の定期型マスタによるアクセスが実行されていない状況下において管理されている未使用リソース量の総計が当該アクセス要求にて使用する予定の使用予定リソース量以上である場合に、当該アクセス要求をアクセス許可対象として選定する。
摘要翻译：提供了一种访问控制器，其能够比以前更好地改进对来自处理器的访问请求的快速响应。用于从一个或多个常规型主机和不规则型主机接收访问请求的访问控制器以及顺序地选择要被允许的访问的对象从常规类型中使用的使用资源量计算未使用资源的数量主机在一个单位周期内进行了访问请求，并定义了普通型主机的使用资源的最大数量，并管理未使用资源的数量。当在单位期间内进行不规则型主机的访问请求时，访问控制器选择访问请求作为访问许可的对象，如果在一个或多个访问权限的情况下管理的未使用资源量的总和，不执行更常规型主机超过计划在访问请求中使用的使用计划资源的数量。

4. 发明申请

WO2009060567A1 データ転送制御装置、データ転送装置、データ転送制御方法及び再構成回路を用いた半導体集積回路审中-公开
标题翻译：数据传输控制设备，数据传输设备，数据传输控制方法和使用重新配置的电路的半导体集成电路
公开(公告)号：WO2009060567A1
公开(公告)日：2009-05-14
申请号：PCT/JP2008/003016
申请日：2008-10-24
申请人：パナソニック株式会社 , 石野公一 , 森本高志 , 浅井幸治
发明人：石野公一 , 森本高志 , 浅井幸治
IPC分类号： G06F12/00 , G06F13/36
CPC分类号： G11C7/10 , G06F13/1694
摘要：　低コストでメモリバンド幅の確保を行うことができる半導体集積回路を提供する。メモリバンド幅監視部１２１０がメモリバンド幅を算出し、メモリの使用状況を監視し、その使用状況に応じて、再構成部１１１０を、バスマスタ部としての論理部と各バスマスタがメモリにアクセスする際の一時バッファとをスケーラブルに構成するための情報を再構成制御部１１２０に出力する。再構成制御部１１２０が、その情報に従い再構成部１１１０を制御する。論理部に構成されるバスマスタ部は、データ記憶部１００２への高いアクセス優先度が割り当てられたバスマスタ部によるデータ記憶部へのアクセス要求が実行されていない場合であって、メモリバンド幅に空きがある場合に、その空き分のみを使用するバスマスタ部である。
摘要翻译：提供了可以以低成本确保存储器带宽的半导体集成电路。存储器带宽监视单元（1210）计算存储器带宽并监视存储器的使用状态。重配置单元（1110）根据上述使用方式向重新配置控制单元（1120）输出用于可缩放地构成作为总线主单元的逻辑单元的信息和当每个总线主机访问存储器时使用的临时缓冲器州。重新配置控制单元（1120）根据该信息控制重新配置单元（1110）。总线主单元形成在逻辑单元中。当访问数据存储单元（1002）的高优先级被分配给尚未进行访问数据存储单元的请求并且存储器带宽具有空白空间的总线主单元时，总线主单元仅使用空白空间。

5. 发明申请

WO2010150451A1 メモリアクセス制御装置、集積回路、メモリアクセス制御方法及びデータ処理装置审中-公开
标题翻译：存储器访问控制装置，集成电路，存储器访问控制方法和数据处理装置
公开(公告)号：WO2010150451A1
公开(公告)日：2010-12-29
申请号：PCT/JP2010/002974
申请日：2010-04-26
申请人：パナソニック株式会社 , 前田昌樹 , 若山順彦 , 浅井幸治 , 石井雅博 , 天野博史 , 橋本芳信
发明人：前田昌樹 , 若山順彦 , 浅井幸治 , 石井雅博 , 天野博史 , 橋本芳信
IPC分类号： G06F12/10 , G06F12/12
CPC分类号： G06F12/1027
摘要：　メモリアクセス制御部は、データ及び全ページの仮想ページ番号と物理ページ番号との対応を格納したページテーブルを記憶する記憶部と、一部のページの仮想ページ番号と物理ページ番号とを対応させて記憶するバッファ、及び、バッファの記憶内容に基づいて仮想アドレスを物理アドレスに変換する変換処理部を有する変換部と、を備え、変換処理部は、アクセス要求に係る仮想アドレスの仮想ページ番号がバッファ内に存在しない場合、バッファにおいて、仮想アドレスを物理アドレスに変換した変換済み回数が変換実行回数に達したページの仮想ページ番号と物理ページ番号とを、アクセス要求に係る仮想アドレスの仮想ページ番号とこの仮想ページ番号に対応する記憶部内の物理ページ番号とに書き換える。
摘要翻译：存储器访问控制器包括：存储数据的存储单元和存储所有页面的虚拟页码和物理页码之间的对应关系的页表; 转换器，其包括存储一些页面和对应的物理页码的虚拟页码的缓冲器以及基于所述缓冲器的存储内容将虚拟地址转换为物理地址的转换处理单元。如果用于与地址请求相关的虚拟地址的虚拟页号不存在于缓冲器中，则转换处理单元分别在缓冲器中重写一个虚拟页号和一个物理页号，被转换为物理地址的虚拟地址已经达到多个转换执行，到与该地址请求相关的虚拟地址的虚拟页号以及对应于该虚拟页号的存储部分的物理页号。

6. 发明申请

WO2009130888A1 メモリ制御装置、メモリシステム、半導体集積回路およびメモリ制御方法审中-公开
标题翻译：存储器控制器，存储器系统，半导体集成电路和存储器控制方法
公开(公告)号：WO2009130888A1
公开(公告)日：2009-10-29
申请号：PCT/JP2009/001815
申请日：2009-04-21
申请人：パナソニック株式会社 , 浅井幸治 , 持田哲司 , 伊元大輔 , 山田隆史 , 大越渉
发明人：浅井幸治 , 持田哲司 , 伊元大輔 , 山田隆史 , 大越渉
IPC分类号： G06F12/06 , G06F12/02
CPC分类号： G06F13/1642 , G06F8/4442 , G06F12/0862 , G06F2212/6022
摘要：　本発明のメモリ制御装置（１０１）は、画像データ中の矩形領域を示す論理アドレスを含むアクセス要求に基づいて、物理アドレスを含む複数のアクセスコマンドを生成するコマンド生成部（１０２）と、コマンド生成部（１０２）によって生成された複数のアクセスコマンドをメモリ（０）に発行するコマンド発行部（１０５）とを備え、コマンド生成部（１０２）は、アクセス要求に対応する物理アドレスに基づいて、アクセスすべきデータを含むバンクがどのグループに属するかを判定するグループ判定部（１０４）を有し、アクセスすべきデータが異なるグループに属する２つのバンクに跨って連続する場合に、異なるグループに属する２つのバンク間でプリフェッチバッファを共用する第１および第２アクセスコマンドのペアを生成する。
摘要翻译：公开了一种存储器控制器（101），其具有：指示生成器（102），其基于包括逻辑地址的地址请求生成包括物理地址的多个访问命令，其指示图像数据内的矩形区域; 以及命令发布器（105），其向命令发生器（102）生成的多个访问命令发布到存储器（0）。命令生成器（102）具有根据对应于访问请求的物理地址来确定包括要访问的数据的存储体属于哪个组的组确定器（104）。当要访问的数据连续地跨越属于不同组的两个存储体时，产生一对第一和第二访问命令，其中所述访问命令在属于不同组的两个存储体之间共享预取缓冲区。

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