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1. 发明申请

WO2010137330A1 遅延調整装置、遅延調整方法审中-公开
标题翻译：延迟调整设备和延迟调整方法
公开(公告)号：WO2010137330A1
公开(公告)日：2010-12-02
申请号：PCT/JP2010/003568
申请日：2010-05-27
申请人：パナソニック株式会社 , 石野公一 , 中山武司 , 石井雅博
发明人：石野公一 , 中山武司 , 石井雅博
IPC分类号： G06F12/00
CPC分类号： G06F13/1689
摘要：　外部メモリとの間でデータ通信を行うために、データ信号と、データラインにのるデータ信号を読み取るタイミングを規定するストローブ信号との遅延調整をする遅延調整装置を提供する。遅延調整部に含まれるテストアクセス部１５０は、メモリ回路との間のデータ転送に用いられるデータラインの使用メモリバンド幅を監視するメモリバンド幅監視部２１２を備え、使用しているメモリバンド幅が所定の閾値よりも低いときに遅延調整を実行する。遅延調整は、ストローブ信号をデータ信号から所定の遅延量だけ遅延させてそのときのデータ転送の成否を判定することを、遅延量を換えながら行って、最適な遅延量を算出し、以降算出した遅延量を用いてストローブ信号を遅延させる。
摘要翻译：提供了一种调整数据信号和选通信号之间的延迟的延迟调整装置，其中规定了要读取放置在数据线上的数据信号的定时。包含在延迟调整单元中的测试访问单元（150）设置有存储器带宽监视单元（212），其监视要在数据中使用的数据线的使用的存储器带宽使用存储器电路传送，并且当所使用的存储器带宽比规定的阈值窄时调整延迟。延迟调整通过将数据信号的选通信号延迟规定的延迟时间来计算最佳延迟量，并且评估数据传输是否成功，同时改变延迟量同时，并且使用所计算的延迟量延迟选通信号。

2. 发明申请

WO2009060567A1 データ転送制御装置、データ転送装置、データ転送制御方法及び再構成回路を用いた半導体集積回路审中-公开
标题翻译：数据传输控制设备，数据传输设备，数据传输控制方法和使用重新配置的电路的半导体集成电路
公开(公告)号：WO2009060567A1
公开(公告)日：2009-05-14
申请号：PCT/JP2008/003016
申请日：2008-10-24
申请人：パナソニック株式会社 , 石野公一 , 森本高志 , 浅井幸治
发明人：石野公一 , 森本高志 , 浅井幸治
IPC分类号： G06F12/00 , G06F13/36
CPC分类号： G11C7/10 , G06F13/1694
摘要：　低コストでメモリバンド幅の確保を行うことができる半導体集積回路を提供する。メモリバンド幅監視部１２１０がメモリバンド幅を算出し、メモリの使用状況を監視し、その使用状況に応じて、再構成部１１１０を、バスマスタ部としての論理部と各バスマスタがメモリにアクセスする際の一時バッファとをスケーラブルに構成するための情報を再構成制御部１１２０に出力する。再構成制御部１１２０が、その情報に従い再構成部１１１０を制御する。論理部に構成されるバスマスタ部は、データ記憶部１００２への高いアクセス優先度が割り当てられたバスマスタ部によるデータ記憶部へのアクセス要求が実行されていない場合であって、メモリバンド幅に空きがある場合に、その空き分のみを使用するバスマスタ部である。
摘要翻译：提供了可以以低成本确保存储器带宽的半导体集成电路。存储器带宽监视单元（1210）计算存储器带宽并监视存储器的使用状态。重配置单元（1110）根据上述使用方式向重新配置控制单元（1120）输出用于可缩放地构成作为总线主单元的逻辑单元的信息和当每个总线主机访问存储器时使用的临时缓冲器州。重新配置控制单元（1120）根据该信息控制重新配置单元（1110）。总线主单元形成在逻辑单元中。当访问数据存储单元（1002）的高优先级被分配给尚未进行访问数据存储单元的请求并且存储器带宽具有空白空间的总线主单元时，总线主单元仅使用空白空间。

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