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1. 发明申请

WO2011074150A1 インターフェイス回路审中-公开
标题翻译：接口电路
公开(公告)号：WO2011074150A1
公开(公告)日：2011-06-23
申请号：PCT/JP2010/003702
申请日：2010-06-03
申请人：パナソニック株式会社 , 小松義英 , 江渕剛志 , 西岡伸一郎
发明人：小松義英 , 江渕剛志 , 西岡伸一郎
IPC分类号： H04L25/02 , G06F3/00 , H03K5/1252 , H03K5/1254
CPC分类号： G06F1/3203 , G06F1/3275 , H03K5/082 , H03K5/125 , H03K5/19 , Y02D10/14 , Y02D50/20
摘要：　ホスト機器とサブ機器との間の双方向データ伝送を行うインターフェイス回路において、待機時の消費電流をゼロにする機能を実現し、かつ安定した起動シーケンスを実現する。差動信号の電位は、アイドル／スタンバイ状態においてプルアップ素子（４）によって電源電位にプルアップされている。ノーマル状態に移行するとき、差動信号が出力されるにつれて、コモンモード電位が電源電位から徐々に低下していく。サブ機器（２）側では、レベル検知回路（１０）によってコモンモード電位が所定レベルよりも下がったことを検知したとき、ノーマル状態になったと判断し、起動する。
摘要翻译：提供了一种用于在主机设备和子设备之间进行双向数据传输的接口电路，其中获得在待机状态下使电流消耗为零的功能和稳定的启动顺序。在空闲/待机状态下，差分信号的电位被拉起元件（4）上拉到电源的电位。当变为正常状态时，随着差分信号开始输出，共模电位从电源的电位逐渐降低。当子设备（2）侧的电平检测器电路（10）检测到共模电位已经变得低于规定电平时，接口电路评估已经达到正常状态，并启动子设备（2 ）。

2. 发明申请

WO2009063596A1 再構成可能回路、リセット方法、及び構成情報生成装置审中-公开
标题翻译：可重构电路，复位方法和配置信息生成装置
公开(公告)号：WO2009063596A1
公开(公告)日：2009-05-22
申请号：PCT/JP2008/003121
申请日：2008-10-30
申请人：パナソニック株式会社 , 森本高志 , 西岡伸一郎 , 浅井幸治
发明人：森本高志 , 西岡伸一郎 , 浅井幸治
IPC分类号： H03K19/173 , G06F1/24
CPC分类号： H03K19/17772 , G06F1/24 , H03K19/17756 , H03K19/1776
摘要：　本発明は、複数の再構成セルを含み、各再構成セルに含まれる演算処理部の構成を変更する再構成可能回路であって、前記各再構成セルは、前記演算処理部による演算結果を保持する演算記憶部と、前記演算記憶部のリセットの要否を示すリセットフラグを保持しているフラグ保持部と、前記演算処理部の構成変更時に、前記フラグ保持部に保持されているフラグを用いて、前記演算記憶部のリセットを制御するリセット制御部とを備えることを特徴とする。
摘要翻译：提供了一种可重构电路，其包括多个可重构单元并且修改包含在每个可重构单元中的计算处理单元的配置。每个可重构单元具有：计算存储单元，其保存由计算处理单元获得的计算结果; 标记保持单元，其保持表示计算存储单元是否可以被复位的复位标志; 以及复位控制单元，其在修改所述计算处理单元的配置时，通过使用在所述标志保持单元中保持的标志来控制所述计算存储单元的复位。

3. 发明申请

WO2009063584A1 プログラマブルデバイス、デバイス制御方法及び情報処理システム审中-公开
标题翻译：可编程器件，器件控制方法和信息处理系统
公开(公告)号：WO2009063584A1
公开(公告)日：2009-05-22
申请号：PCT/JP2008/002567
申请日：2008-09-18
申请人：パナソニック株式会社 , 西岡伸一郎
发明人：西岡伸一郎
IPC分类号： H03K19/177 , H01L21/82 , H01L21/822 , H01L27/04 , H03K19/00
CPC分类号： H03K19/17772 , H03K19/17784
摘要：　消費電力を低減しつつ高速に動作することができるプログラマブルデバイスを提供する。　プログラマブルデバイス２は、構成メモリ２１とコアロジック２２を含む複数のプロセッシングタイル１１と、それらをプログラミングする構成制御手段１３と、それらの動作状態に応じて電力供給を遮断する電力制御手段１２とを備え、コアロジック２２の内部状態を構成メモリ１１に退避してからコアロジック２２の電源を遮断し、またコアロジック２２の電源を再度供給し、前記内部状態を構成メモリ２１からコアロジック２２へ復帰することで、内部状態を維持しつつ省電力化される。
摘要翻译：可编程器件，可在高速运行的同时降低功耗。可编程设备（2）包括多个处理瓦片（11），每个处理瓦片包括构成存储器（21）和核心逻辑（22），用于对它们进行编程的结构控制装置（13）和功率控制装置（12）用于根据电源的工作状态中断电源。在将核心逻辑（22）的内部状态撤回到结构存储器（21）之后，核心逻辑（22）的电源中断，并且在内部状态从内部状态复位之前再次向核心逻辑（22）供电。结构存储器（21）到核心逻辑（22），从而在保持内部状态的同时节省功率。

4. 发明申请

WO2010119616A1 通信システム、通信装置、集積回路及び通信方法审中-公开
标题翻译：通信系统，通信设备，集成电路和通信方法
公开(公告)号：WO2010119616A1
公开(公告)日：2010-10-21
申请号：PCT/JP2010/001906
申请日：2010-03-17
申请人：パナソニック株式会社 , 西岡伸一郎
发明人：西岡伸一郎
IPC分类号： H04L12/42
CPC分类号： H04L12/42 , H04L12/12 , Y02D50/20 , Y02D50/40
摘要：　通信システムはシリアルリンクを介してリング状に接続された複数の通信装置を有する。この通信システムにおいて、一の通信装置はデータ転送に関与しない部分リンクに接続された通信装置をスタンバイモードに遷移させるためのスタンバイパケットを発行する。この部分リンクに接続された通信装置は、リンク前段の通信装置からのスタンバイパケットをリンク後段の通信装置へ中継処理し、スタンバイパケットを中継処理すると自装置をスタンバイモードに遷移させる。また、当該一の通信装置と通信を行う通信装置はデータ転送に関与する部分リンクに接続された通信装置をループバックモードに遷移させるためのループバックパケットを発行する。この部分リンクに接続された通信装置は、リンク前段の通信装置からのループバックパケットをリンク後段の通信装置へ中継処理し、ループバックパケットを中継処理すると自装置をループバックモードに遷移させる。
摘要翻译：一种具有通过串行链路以环形连接的多个通信设备的通信系统。在该通信系统中，一个通信设备发出用于将连接到不涉及数据传输的部分链路的通信设备移动到待机模式的备用分组。连接到该部分链路的通信装置在链路之后的通信装置的链路之前中继通信装置的备用分组，一旦中继待机分组，则将其自身转移到待机模式。此外，与一个通信设备通信的通信设备发布用于将连接到涉及数据传输的部分链路的通信设备移动到环回模式的环回分组。连接到该部分链路的通信设备在链路之后的通信设备的链路之前中继通信设备的环回分组，并且一旦中继环回分组，则将其自身转移回环回模式。

5. 发明申请

WO2010100869A1 通信システム、通信装置、集積回路、及び通信方法审中-公开
标题翻译：通信系统，通信设备，集成电路和通信方法
公开(公告)号：WO2010100869A1
公开(公告)日：2010-09-10
申请号：PCT/JP2010/001280
申请日：2010-02-25
申请人：パナソニック株式会社 , 西岡伸一郎 , 小松義英
发明人：西岡伸一郎 , 小松義英
IPC分类号： H04L12/42
CPC分类号： H04L12/42
摘要：　通信装置は、送受信処理部と、受信パケットの解釈及び送信パケットの生成を行うプロトコル処理部と、を備え、前記送受信処理部は、前記差動シリアル伝送路を介して前段の通信装置から受け取るシリアル受信データを前記受信パケットに変換して当該受信パケットを前記プロトコル処理部へ受け渡す受信データ変換部と、前記プロトコル処理部で生成された前記送信パケットをシリアル送信データに変換し当該シリアル送信データを出力する送信データ変換部と、前記シリアル受信データが前記受信パケットに変換される前に前記シリアル受信データを分岐してシリアル分岐データとするバイパス経路と、前記シリアル分岐データと前記シリアル送信データとの一方を選択的に前記差動シリアル伝送路を介して後段の通信装置へ出力するバイパス制御部と、を備える。
摘要翻译：一种具有发送接收处理单元和协议处理单元的通信装置，其解释输入分组并生成输出分组。发送接收处理单元设置有：输入数据转换单元，其将通过差分串行传输线接收的输入串行数据从前一级通信设备转换为输入分组，并将输入分组传递到协议处理单元; 输出数据转换单元，其将由协议处理单元生成的输出分组转换为输出串行数据并输出输出串行数据; 旁路路径，在输入的串行数据被转换为传入的分组之前，将输入的串行数据分割成分割的输入串行数据; 以及旁路控制单元，其通过差分串行传输线选择性地将分割的输入串行数据或输出串行数据输出到后级通信装置。

6. 发明申请

WO2009153944A1 データ通信システム、通信装置及び通信方法审中-公开
标题翻译：数据通信系统，通信设备和通信方法
公开(公告)号：WO2009153944A1
公开(公告)日：2009-12-23
申请号：PCT/JP2009/002639
申请日：2009-06-11
申请人：パナソニック株式会社 , 西岡伸一郎 , 末永寛 , 関部勉 , 加藤勇雄 , 小野正 , 山田英之
发明人：西岡伸一郎 , 末永寛 , 関部勉 , 加藤勇雄 , 小野正 , 山田英之
IPC分类号： H04L29/08 , H04L5/14
CPC分类号： H04L25/0272 , H04L5/14 , H04L5/1438 , H04L5/16
摘要：　通信方式の切替完了を認識した上で処理すべきデータの送受信を開始することのできるデータ通信システムを提供する。　データ通信システムはマスタ通信装置とスレーブ通信装置とからなり、半二重通信から全二重通信への切替が行われる際に、マスタとスレーブとの間で、切り替えを指示する旨の方向制御コードと切り替えが完了した旨のプリアンブルコードとのハンドシェイク、および当該プリアンブルコードと当該プリアンブルコードを受け取った旨のアクノリッジコードとのハンドシェイクを連続的に行うことで、互いの通信装置は相手通信装置の通信方式の切替完了を認識した上で、処理すべきデータの送受信を開始する。
摘要翻译：提供一种数据通信系统，其能够在识别完成通信方式切换之后，开始发送和接收要处理的数据。数据通信系统包括主通信设备和从通信设备。当从半双工通信切换到全双工通信时，在主机与从机之间持续执行握手，握手包括指示切换指示的方向控制代码与指示切换已经被执行的前导码之间的握手在前导码和表示已经接收到前导码的确认码之间的握手。因此，各通信装置识别对方的通信装置的通信方式切换的完成，然后开始发送要处理的数据。

7. 发明申请

WO2010010686A1 通信システム、通信装置及び通信方法审中-公开
标题翻译：通信系统，通信设备和通信方法
公开(公告)号：WO2010010686A1
公开(公告)日：2010-01-28
申请号：PCT/JP2009/003403
申请日：2009-07-21
申请人：パナソニック株式会社 , 西岡伸一郎 , 関部勉
发明人：西岡伸一郎 , 関部勉
IPC分类号： H04L5/14 , H04L29/08
CPC分类号： H04L5/14 , H04L5/16
摘要：　全二重通信と半二重通信とを切り替えながら通信を実行することができる通信システムにおいて、スレーブ２００は、マスタ１００からデータ書き込みまたはデータ読み出しを要求するためのコマンドパケット信号を受け取ったときに、コマンド信号キュー２５２に格納されるコマンドパケット信号の数が、コマンド信号キュー２５２に格納可能なコマンドパケット信号の上限に達しているときに、スレーブ２００は、コマンドパケット信号に対するレスポンスパケット信号に半二重通信での通信を指定する情報を含ませてマスタ１００に送出する。
摘要翻译：提供了一种在全双工通信和半双工通信之间执行切换时可以执行通信的通信系统。当从机（200）接收到用于从主机（100）请求数据写入或数据读出的命令分组信号时，从机（200）发送包含用于指定半双工通信的信息的响应分组信号如果存储在命令信号队列（252）中的命令分组信号的数量达到可以存储在命令信号队列中的命令分组信号的上限，则响应于命令分组信号的通信到主机（100） 252）。

8. 发明申请

WO2009147811A1 インターフェース装置、通信システム、不揮発性記憶装置、通信モード切換方法および集積回路审中-公开
标题翻译：接口单元，通信系统，非易失存储单元，通信模式切换方法和集成电路
公开(公告)号：WO2009147811A1
公开(公告)日：2009-12-10
申请号：PCT/JP2009/002398
申请日：2009-05-29
申请人：パナソニック株式会社 , 小野正 , 加藤勇雄 , 山田英之 , 西岡伸一郎 , 末永寛 , 関部勉
发明人：小野正 , 加藤勇雄 , 山田英之 , 西岡伸一郎 , 末永寛 , 関部勉
IPC分类号： H04L5/14 , G06F13/38
CPC分类号： H04L5/16 , H04L5/18 , H04L25/14
摘要：ホスト装置が半二重モードでスレーブ装置に対しデータ読み出しコマンドおよびデータ書き込みコマンドを実行中に、割り込み要求を通知することができない。ホスト装置およびスレーブ装置は、半二重モードで所定の個数のデータパケットを送受信終了後、第１伝送路もしくは第２伝送路の通信方向を一時的に切り換え、全二重モードに設定する。ホスト装置もしくはスレーブ装置は、上記一時的に設定された全二重モード期間にＷａｉｔやＢｕｓｙ等の割り込み要求を相手方に送信することで、半二重モードでの高速データ伝送中であっても割り込み要求を実行することができる。
摘要翻译：公开了一种能够防止中断请求通知的接口单元，而主机设备以半双工模式向从设备发送数据读取命令和数据写入命令。在以半双工模式完成预定数量的数据分组的发送和接收之后，主机设备和从设备被设置为全双工模式，其中通信方向临时切换到第一传输路径或第二传输路径。即使在半双工模式的高速数据传输期间，主设备或从设备也可以通过在临时设置的全双工模式中向另一个设备发送诸如等待或占线等中断请求来执行中断请求。

9. 发明申请

WO2009147785A1 データ通信システム、データ通信要求装置及びデータ通信応答装置审中-公开
标题翻译：数据通信系统，数据通信请求设备和数据通信响应设备
公开(公告)号：WO2009147785A1
公开(公告)日：2009-12-10
申请号：PCT/JP2009/002082
申请日：2009-05-13
申请人：パナソニック株式会社 , 西岡伸一郎 , 坂井敬介 , 外山昌之 , 関部勉
发明人：西岡伸一郎 , 坂井敬介 , 外山昌之 , 関部勉
IPC分类号： H04L29/06 , H04L5/14
CPC分类号： H04L5/14 , H04L5/1438 , H04L5/16 , H04W72/1247
摘要：　通信効率が低下することなく通信方式を切り替えることのできるデータ通信システムを提供することを目的とする。　第１装置と第２装置とを接続する通信路を用いて全二重通信及び半二重通信の何れかを選択してデータ通信を行うデータ通信システムにおいて、第１装置は、当該第１装置の通信処理能力に応じて半二重通信を指定するか否かを示す第１通信フラグを通信路を介して第２装置へ送出し、第２装置は、当該第２装置の通信処理能力に基づいて半二重通信を指定するか否かを示す第２通信フラグを通信路を介して第１装置へ送出し、第１装置及び第２装置は、第１通信フラグ及び第２通信フラグに基づいて、互いに予め定められた手順により全二重通信及び半二重通信のうち双方の通信処理能力に応じた通信方式を選択し、選択した通信方式にてデータ通信を行う。
摘要翻译：提供了能够切换通信方式而不降低通信效率的数据通信系统。在使用连接第一设备和第二设备的通信路径的数据通信系统中，选择全双工通信或半双工通信，并进行数据通信，第一设备发送第一通信标志，指示是否指定半通信对应于通过第二设备的通信路径的第一设备的通信处理能力。基于第二设备的通信处理能力，第二设备发送第二通信标志，指示是否通过通信路径指定了第一设备的半双工通信。基于第一通信标志和第二通信标志，第一设备和第二设备通过预先相互确定的过程选择对应于全双工通信和半双工通信的通信处理能力的通信方案，以及通过使用所选择的通信方案来执行数据通信。

10. 发明申请

WO2008129786A1 マルチプロセッサ制御装置、その制御方法および集積回路审中-公开
标题翻译：多处理器控制单元，其控制方法和集成电路
公开(公告)号：WO2008129786A1
公开(公告)日：2008-10-30
申请号：PCT/JP2008/000579
申请日：2008-03-13
申请人：パナソニック株式会社 , 西岡伸一郎
发明人：西岡伸一郎
IPC分类号： G06F9/52 , G06F1/32 , G06F9/48 , G06F11/34
CPC分类号： G06F1/3203 , G06F9/5094 , G06F9/52 , G06F11/3423 , G06F11/348 , Y02D10/22 , Y02D10/34
摘要：　本発明に係るマルチプロセッサ制御装置は、第１プログラムブロックのバリア同期開始からバリア同期成立までの第１バリア成立時間のうち第１ブロックが実行されない時間を表す第１非実行時間であってプロセッサ毎に表された第１非実行時間に関する第１非実行時間情報と、第２プログラムブロックのバリア同期開始からバリア同期成立までの第２バリア成立時間のうち第２ブロックが実行されない時間を表す第２非実行時間であってプロセッサ毎に表された第２非実行時間に関する第２非実行時間情報とを取得する取得手段と、取得手段において取得された第１及び第２非実行時間情報を用いて、第１及び第２プログラムブロックが連続して並列実行される間の各プロセッサへの電力供給を制御する電力制御手段とを備える。
摘要翻译：多处理器控制单元包括信息获取装置，用于在每个处理器基础上表示的第一不可执行时间周期获取第一不可执行时间信息作为第一不可执行时间段，指示第一程序块是不在从障碍同步开始到建立第一程序块的屏障同步的第一屏障建立时间段内执行，而在第二不可执行时间周期上执行第二不可执行时间信息，该第二不可执行时间信息在每个处理器基础上表示为所述第二不可执行时间段指示在从开始屏障同步到建立第二程序块的屏障同步的第二屏障建立时间段内不执行第二程序块的时间段; 以及功率控制装置，用于使用在信息获取装置中获取的第一和第二不可执行时间信息来控制在第一和第二程序块的连续并行执行期间传送到每个处理器的电源。

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