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1. 发明申请

WO2011074150A1 インターフェイス回路审中-公开
标题翻译：接口电路
公开(公告)号：WO2011074150A1
公开(公告)日：2011-06-23
申请号：PCT/JP2010/003702
申请日：2010-06-03
申请人：パナソニック株式会社 , 小松義英 , 江渕剛志 , 西岡伸一郎
发明人：小松義英 , 江渕剛志 , 西岡伸一郎
IPC分类号： H04L25/02 , G06F3/00 , H03K5/1252 , H03K5/1254
CPC分类号： G06F1/3203 , G06F1/3275 , H03K5/082 , H03K5/125 , H03K5/19 , Y02D10/14 , Y02D50/20
摘要：　ホスト機器とサブ機器との間の双方向データ伝送を行うインターフェイス回路において、待機時の消費電流をゼロにする機能を実現し、かつ安定した起動シーケンスを実現する。差動信号の電位は、アイドル／スタンバイ状態においてプルアップ素子（４）によって電源電位にプルアップされている。ノーマル状態に移行するとき、差動信号が出力されるにつれて、コモンモード電位が電源電位から徐々に低下していく。サブ機器（２）側では、レベル検知回路（１０）によってコモンモード電位が所定レベルよりも下がったことを検知したとき、ノーマル状態になったと判断し、起動する。
摘要翻译：提供了一种用于在主机设备和子设备之间进行双向数据传输的接口电路，其中获得在待机状态下使电流消耗为零的功能和稳定的启动顺序。在空闲/待机状态下，差分信号的电位被拉起元件（4）上拉到电源的电位。当变为正常状态时，随着差分信号开始输出，共模电位从电源的电位逐渐降低。当子设备（2）侧的电平检测器电路（10）检测到共模电位已经变得低于规定电平时，接口电路评估已经达到正常状态，并启动子设备（2 ）。

2. 发明申请

WO2010100869A1 通信システム、通信装置、集積回路、及び通信方法审中-公开
标题翻译：通信系统，通信设备，集成电路和通信方法
公开(公告)号：WO2010100869A1
公开(公告)日：2010-09-10
申请号：PCT/JP2010/001280
申请日：2010-02-25
申请人：パナソニック株式会社 , 西岡伸一郎 , 小松義英
发明人：西岡伸一郎 , 小松義英
IPC分类号： H04L12/42
CPC分类号： H04L12/42
摘要：　通信装置は、送受信処理部と、受信パケットの解釈及び送信パケットの生成を行うプロトコル処理部と、を備え、前記送受信処理部は、前記差動シリアル伝送路を介して前段の通信装置から受け取るシリアル受信データを前記受信パケットに変換して当該受信パケットを前記プロトコル処理部へ受け渡す受信データ変換部と、前記プロトコル処理部で生成された前記送信パケットをシリアル送信データに変換し当該シリアル送信データを出力する送信データ変換部と、前記シリアル受信データが前記受信パケットに変換される前に前記シリアル受信データを分岐してシリアル分岐データとするバイパス経路と、前記シリアル分岐データと前記シリアル送信データとの一方を選択的に前記差動シリアル伝送路を介して後段の通信装置へ出力するバイパス制御部と、を備える。
摘要翻译：一种具有发送接收处理单元和协议处理单元的通信装置，其解释输入分组并生成输出分组。发送接收处理单元设置有：输入数据转换单元，其将通过差分串行传输线接收的输入串行数据从前一级通信设备转换为输入分组，并将输入分组传递到协议处理单元; 输出数据转换单元，其将由协议处理单元生成的输出分组转换为输出串行数据并输出输出串行数据; 旁路路径，在输入的串行数据被转换为传入的分组之前，将输入的串行数据分割成分割的输入串行数据; 以及旁路控制单元，其通过差分串行传输线选择性地将分割的输入串行数据或输出串行数据输出到后级通信装置。

3. 发明申请

WO2010109553A1 インターフェイス回路审中-公开
标题翻译：接口电路
公开(公告)号：WO2010109553A1
公开(公告)日：2010-09-30
申请号：PCT/JP2009/004390
申请日：2009-09-04
申请人：パナソニック株式会社 , 小松義英 , 江渕剛志 , 有馬幸生 , 岩田徹
发明人：小松義英 , 江渕剛志 , 有馬幸生 , 岩田徹
IPC分类号： H04L7/04 , H04L25/02
CPC分类号： H04L7/0008 , G06F1/12 , H04L5/1469 , H04L5/16 , H04L25/0272 , H04L25/0298
摘要：　ホスト機器（１）のＬＳＩ（１０）は、基準クロック（ＲＦＣ１）を基にして、送信用クロック（ＴＣ１）と受信用クロック（ＲＣ１）とを個別に生成する。加えて、サブ機器（２）用の基準クロック（ＲＦＣ２）を生成する。基準クロック（ＲＦＣ２）は差動クロックに変換されてサブ機器（２）に送信される。サブ機器（２）のＬＳＩ（２０）は、差動クロックから変換した基準クロック（ＲＦＣ３）を基にして、送信用クロック（ＴＣ２）と受信用クロック（ＲＣ２）とを個別に生成する。
摘要翻译：主机装置（1）的LSI（10）根据参考时钟（RFC1）分别生成发送时钟（TC1）和接收时钟（RC1）。此外，LSI（10）生成子设备（2）的参考时钟（RFC2）。参考时钟（RFC2）被转换成差分时钟，发送到子设备（2）。子设备（2）的LSI（20）根据从差分时钟转换的参考时钟（RFC3）分别产生传输时钟（TC2）和接收时钟（RC2）。

4. 发明申请

WO2010131306A1 ハイブリッド型データ送信回路审中-公开
标题翻译：混合型数据传输电路
公开(公告)号：WO2010131306A1
公开(公告)日：2010-11-18
申请号：PCT/JP2009/005458
申请日：2009-10-19
申请人：パナソニック株式会社 , 江渕剛志 , 小松義英
发明人：江渕剛志 , 小松義英
IPC分类号： H04L25/02 , H03M9/00
CPC分类号： H04L25/028 , H03K3/0322 , H03K5/15093 , H03L7/081 , H03L7/0995 , H03L2207/06 , H03M9/00 , H04L7/0337 , H04L25/0272
摘要：　パラレル・シリアル変換機能を有するデータ送信部（１００）は、ＰＬＬ回路部（２００）によってクロックが供給される。ＰＬＬ回路部（２００）において、第１のパラレル・シリアル変換回路（２０ａ）に与える第１の多相クロックは、多相ＶＣＯ回路（７０）によって生成出力される一方、第２のパラレル・シリアル変換回路（２０ｂ）に与える第２の多相クロックは、多相クロック生成部（８０）によって生成出力される。多相クロック生成部（８０）は、多相ＶＣＯ回路（７０）から出力されたクロックを基にして、第２の多相クロックを生成する。
摘要翻译：具有并行/串行转换功能的数据传输单元（100）由PLL电路单元（200）提供时钟。在PLL电路单元（200）中，由多相VCO电路（70）产生并输出要提供给第一并行/串行转换电路（20a）的第一多相时钟，而第二多相由多相时钟生成部（80）生成并输出给第二并行/串行转换电路（20b）的时钟。多相时钟生成单元（80）基于从多相VCO电路（70）输出的时钟生成第二多相时钟。

5. 发明申请

WO2008146433A1 スペクトラム拡散制御ＰＬＬ回路及びそのスタートアップ方法审中-公开
标题翻译：传播频谱控制PLL电路及其启动方法
公开(公告)号：WO2008146433A1
公开(公告)日：2008-12-04
申请号：PCT/JP2008/000639
申请日：2008-03-18
申请人：パナソニック株式会社 , 江渕剛志 , 小松義英 , 山本道代
发明人：江渕剛志 , 小松義英 , 山本道代
IPC分类号： H03C3/00 , H03L7/099 , H03L7/107 , H03L7/18
CPC分类号： H03L7/197 , H03L7/0898 , H03L7/093 , H03L7/0995 , H03L7/1976
摘要：　キャリブレーション回路（１９）は、キャリブレーション回路（１０）に入力された基準クロック信号の周波数に応じて、チャージポンプ回路（１２）のチャージ電流及びループフィルタ回路（１３）におけるフィルタ容量の容量値のいずれか一つ及び電圧制御発振器（１４）のゲインの少なくとも一つを調整する。
摘要翻译：校准电路（19）调节电荷泵电路（12）的充电电流和环路滤波器电路（13）的滤波电容的电容值中的任何一个以及电压控制振荡器（14）的增益中的至少一个）取决于输入到校准电路（10）的参考时钟信号的频率。

6. 发明申请

WO2011033708A1 ドライバ回路および映像システム审中-公开
标题翻译：驱动电路和视频系统
公开(公告)号：WO2011033708A1
公开(公告)日：2011-03-24
申请号：PCT/JP2010/004420
申请日：2010-07-06
申请人：パナソニック株式会社 , 江渕剛志 , 小松義英 , 中山久留美
发明人：江渕剛志 , 小松義英 , 中山久留美
IPC分类号： H03K19/0175 , H04L25/02
CPC分类号： H03K19/018514 , H03K19/00361 , H04L25/0276
摘要：　伝送システムにおけるドライバ回路において、出力回路（２）は、入力されたデータ信号（ＤＩＮ，ＮＤＩＮ）に応じて差動信号を出力する。電流源制御回路（４）は、差動信号のコモンモード電位（ＶＣＭＮ）が所定の基準電位（ＶＲＥＦ）と一致するように、定電流源（１，３）を制御する。オーバーシュート抑制回路（５）は、電流源制御回路（４）におけるコモンモード電位（ＶＣＭＮ）の入力線に接続されており、制御信号（ＣＯＮＴ１）に従って、コモンモード電位（ＶＣＭＮ）のオーバーシュートを抑制する。
摘要翻译：在所公开的传输系统的驱动电路中，输出电路（2）根据输入的数据信号（DIN，NDIN）输出差分信号。电流源控制电路（4）控制恒流源（1,3），使得差分信号的共模电压（VCMN）与预定参考电压（VREF）匹配。过冲控制电路（5）连接到电流源控制电路（4）中的共模电压（VCMN）的输入线，并且根据控制信号（...）控制共模电压（VCMN）的过冲 CONT1）。

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