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    • 3. 发明申请
    • DLL回路
    • DLL电路
    • WO2005083716A1
    • 2005-09-09
    • PCT/JP2005/001896
    • 2005-02-09
    • シャープ株式会社凸版印刷株式会社前田 賢吾谷川 明西山 増治大堀 庄一平野 誠高島 洋的場 伸次浅野 正通
    • 前田 賢吾谷川 明西山 増治大堀 庄一平野 誠高島 洋的場 伸次浅野 正通
    • G11C16/32
    • H03L7/0814H03K5/133H03K5/135H03K5/1534H03L7/0818
    •   本発明のDLL回路は、外部クロックに対する内部クロック遅延に相当するダミー遅延(ダミー遅延回路200)と、遅延量調整信号により遅延量を調整するコース遅延回路400およびファイン遅延回路500を持つ可変遅延付加回路と、内部クロックと可変遅延回路及びダミー遅延を介して入力される遅延クロックとの位相を比較し、可変遅延付加回路に遅延量調整信号を出力する位相比較回路300とを有する。バースト開始時の初期化モードとして、内部クロックの1クロック周期の間、論理“1”にセットされる第1の信号を、ダミー遅延を通して可変遅延付加回路に入力し、可変遅延付加回路により第1の信号の論理“1”の継続時間を内部クロックの1クロック周期の終了まで検出し、継続時間を基にコース遅延回路の遅延量を設定することによって可変遅延付加回路の遅延量を初期設定する。
    • DLL电路具有对应于相对于外部时钟的内部时钟延迟的虚拟延迟(虚拟延迟电路200); 包括用于通过使用延迟量调节信号调整延迟量的粗略(400)和精细(500)延迟电路的可变延迟加法电路; 以及将内部时钟的相位与经由可变延迟电路接收的延迟时钟的相位进行比较的相位比较电路(300)和虚拟延迟,以将延迟量调整信号输出到可变延迟加法电路。 在突发开始时的初始化模式中,在内部时钟的周期内被设置为逻辑“1”的第一信号经由虚拟延迟被输入到可变延迟加法电路,逻辑“ 1“由可变延迟加法电路确定,直到内部时钟的周期结束为止,基于持续时间建立粗延迟电路的延迟量,由此执行延迟量的初始建立 的可变延迟加法电路。