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1. 发明申请

WO2017116658A1 LOW POWER SENSE AMPLIFIER FOR A FLASH MEMORY SYSTEM 审中-公开
标题翻译：用于闪存系统的低功率感测放大器
公开(公告)号：WO2017116658A1
公开(公告)日：2017-07-06
申请号：PCT/US2016/065936
申请日：2016-12-09
申请人： SILICON STORAGE TECHNOLOGY, INC.
发明人： QIAN, Xiaozhou , PI, Xiao, Yan , YUE, Kai, Man , RAO, Qing , BIAN, Lisa
IPC分类号： G11C7/06 , G11C7/14 , G11C16/28 , G11C16/32
CPC分类号： G11C16/28 , G11C7/062 , G11C7/14 , G11C16/26 , G11C16/32 , G11C2207/2254
摘要： Multiple embodiments of a low power sense amplifier for use in a flash memory system are disclosed. In some embodiments, the loading on a sense amplifier can be adjusted by selectively attaching one or more bit lines to the sense amplifier, where the one or more bit lines each is coupled to an extraneous memory cell.
摘要翻译：公开了用于闪存系统中的低功率读出放大器的多个实施例。在一些实施例中，读出放大器上的负载可以通过选择性地将一个或多个位线连接到读出放大器来调整，其中一个或多个位线各自耦合到外部存储器单元。

2. 发明申请

WO2016126447A1 CALIBRATION MARGIN OPTIMIZATION IN A MULTI-PROCESSOR SYSTEM ON A CHIP 审中-公开
标题翻译：在芯片上的多处理器系统中的校准边际优化
公开(公告)号：WO2016126447A1
公开(公告)日：2016-08-11
申请号：PCT/US2016/014699
申请日：2016-01-25
申请人： QUALCOMM INCORPORATED
发明人： STEWART, Richard Alan
IPC分类号： G06F1/20 , G11C7/04 , G06F9/50 , H01L23/34
CPC分类号： G06F1/206 , G05B13/021 , G06F9/5094 , G11C7/04 , G11C29/028 , G11C2207/2254
摘要： Various embodiments of methods and systems for calibration margin optimization of a target component in a portable computing device are disclosed. Because calibration of certain components is most optimally implemented when the component is at a certain operating temperature, or a series of certain operating temperatures, embodiments of the solution leverage thermal energy generation capabilities of nearby components to manage the operating temperature of a target component to be calibrated.
摘要翻译：公开了用于便携式计算设备中的目标组件的校准余量优化的方法和系统的各种实施例。因为某些组件的校准在组件处于某一工作温度或一系列某些工作温度时最佳地实现，因此该解决方案的实施例利用附近组件的热能产生能力来管理目标组件的工作温度校准。

3. 发明申请

WO2015173946A1 ストレージシステム及び信号伝送方法审中-公开
标题翻译：存储系统和信号传输方法
公开(公告)号：WO2015173946A1
公开(公告)日：2015-11-19
申请号：PCT/JP2014/063056
申请日：2014-05-16
申请人：株式会社日立製作所
发明人：池田　康浩 , 村岡　諭
IPC分类号： H04L25/03 , H04L25/02
CPC分类号： G06F13/1668 , G06F13/102 , G06F13/4022 , G06F13/4068 , G06F13/42 , G11C7/1045 , G11C7/1063 , G11C7/1084 , G11C29/022 , G11C29/028 , G11C29/10 , G11C29/12005 , G11C29/24 , G11C29/50008 , G11C2029/1208 , G11C2029/5002 , G11C2029/5004 , G11C2029/5006 , G11C2207/2254 , H04L25/02 , H04L25/03
摘要：　ストレージシステムは、コントローラ部と、データ記憶部と、それらを接続する信号の伝送路とを有する。コントローラ部の有するドライバが、設定されたパラメータに基づいてライトデータを含む信号を発信し、データ記憶部の有するレシーバがその信号を受信し、その信号に含まれるライトデータが第１記憶領域にライトされる。コントローラ部は、第１記憶領域からライトデータをリードし、そのライトデータにビットエラーが存在するか否かを判定し、ビットエラーが存在する場合、パラメータを変更して同様の判定を繰り返し、ビットエラーが存在しなくなる適切なパラメータを発見する。
摘要翻译：存储系统包括控制器单元，数据存储单元和连接这些单元的信号传送路径。包括在控制器单元中的驱动器基于已经设置的参数发送包括写入数据的信号。包括在数据存储单元中的接收器接收信号，然后将包括在信号中的写入数据写入第一存储区域。控制器单元从第一存储区域读取写入数据，然后确定写入数据中是否存在任何位错误。如果存在任何位错误，则控制器单元更改参数并重复类似的确定，从而找到不存在位错误的适当参数。

4. 发明申请

WO2015037746A1 MEMORY CONTROLLER THAT CONTROLS A PLURALITY OF MEMORY DEVICES, AND PRINTING APPARATUS INCLUDING MEMORY CONTROLLER 审中-公开
标题翻译：控制多个存储器件的存储器控制器，以及包括存储器控制器的打印设备
公开(公告)号：WO2015037746A1
公开(公告)日：2015-03-19
申请号：PCT/JP2014/074763
申请日：2014-09-12
申请人： CANON KABUSHIKI KAISHA
发明人： NOMURA, Yoshihisa
IPC分类号： G06F12/00
CPC分类号： G11C7/1072 , G06F1/3284 , G06F1/3287 , G06F12/0646 , G06F13/1694 , G11C7/20 , G11C2207/2254 , H04N1/21 , H04N2201/0094
摘要： A memory controller that enables reduction of calibration time. A memory controller controls a plurality of memory devices. A result of calibration on a memory configuration to be set at the start of a multifunction peripheral and results of calibration on other memory configurations than the memory configuration to be set at the startup of the multifunction peripheral are stored. Settings of the memory controller and settings of the memory devices are made using a result of calibration on the memory configuration adapted to the standby mode or the normal operation mode, which is selected from the stored calibration results.
摘要翻译：一种能够缩短校准时间的存储器控制器。存储器控制器控制多个存储器件。存储在多功能外围设备的开始处设置的存储器配置的校准结果以及在多功能外设的启动时要设置的存储器配置的其他存储器配置的校准结果。存储器控制器的设置和存储器件的设置是使用适应于从存储的校准结果中选择的待机模式或正常操作模式的存储器配置的校准结果来进行的。

5. 发明申请

WO2014189551A1 LOW LATENCY SYNCHRONIZATION SCHEME FOR MESOCHRONOUS DDR SYSTEM 审中-公开
标题翻译：用于MESOCHRONOUS DDR系统的低延迟同步方案
公开(公告)号：WO2014189551A1
公开(公告)日：2014-11-27
申请号：PCT/US2014/000141
申请日：2014-06-02
申请人： QUALCOMM INCORPORATED
发明人： JOSE, Edwin , DROP, Michael , HUANG, Xuhao , SANKURATRI, Raghu , SRIRAMAGIRI, Deepti , PEDRALI-NOY, Marzio
IPC分类号： G06F13/16 , G11C7/22
CPC分类号： G11C11/4076 , G06F13/1689 , G11C7/1084 , G11C7/1093 , G11C7/222 , G11C11/4093 , G11C2207/2254 , H03L7/093 , Y02D10/14
摘要： In one embodiment, a memory interface comprises a cleanup phase-locked loop (PLL) configured to receive a reference clock signal, and to generate a clean clock signal based on the reference clock signal. The memory interface also comprises a synchronization circuit configured to receive data, a data clock signal, and the clean clock signal, wherein the synchronization circuit is further configured to sample the data using the data clock signal, and to synchronize the sampled data with the clean clock signal.
摘要翻译：在一个实施例中，存储器接口包括被配置为接收参考时钟信号的清理锁相环（PLL），并且基于参考时钟信号产生干净的时钟信号。存储器接口还包括被配置为接收数据，数据时钟信号和清洁时钟信号的同步电路，其中同步电路还被配置为使用数据时钟信号对数据进行采样，并使采样数据与干净的时钟信号。

6. 发明申请

WO2013186596A1 MEMORY CONTROLLER, COMPUTING DEVICE WITH A MEMORY CONTROLLER, AND METHOD FOR CALIBRATING DATA TRANSFER OF A MEMORY SYSTEM 审中-公开
标题翻译：存储器控制器，具有存储器控制器的计算装置和用于校准存储器系统的数据传送的方法
公开(公告)号：WO2013186596A1
公开(公告)日：2013-12-19
申请号：PCT/IB2012/053028
申请日：2012-06-15
申请人： FREESCALE SEMICONDUCTOR, INC. , BEATTIE, Derek , PANDEY, Rakesh , SAKALLEY, Deboleena
发明人： BEATTIE, Derek , PANDEY, Rakesh , SAKALLEY, Deboleena
IPC分类号： G11C7/10 , G11C7/22 , G11C16/06 , G06F13/14
CPC分类号： G06F13/4234 , G06F1/06 , G06F3/0629 , G06F12/0246 , G06F13/1689 , G06F2212/7201 , G11C11/40611 , G11C11/40615 , G11C29/022 , G11C29/028 , G11C2207/2254 , G11C2211/4061
摘要： A memory controller (108) comprises a connection interface (110) connected or connectable to a memory (104). The memory controller (108) is arranged to read data from the memory (104) via the connection interface (110). The memory controller (108) further comprises a clock unit (112) arranged to provide a data transfer clock signal having a first frequency. The data transfer clock signal may be provided to the memory (104) via the connection interface (110). The data transfer clock signal is arranged for clocking a data transfer from the memory (104) to the memory controller (108) via the connection interface (110), as well as an oversampling circuit (116) arranged to sample a calibration data pattern read by the memory controller (108) via the connection interface (110) at a second frequency to provide an oversampled calibration data pattern. The second frequency is larger than the first frequency. The memory controller (108) is arranged to determine a timing shift of a data transfer from the memory (104) to the memory controller (108) based on the oversampled calibration data pattern.
摘要翻译：存储器控制器（108）包括连接或连接到存储器（104）的连接接口（110）。存储器控制器（108）被布置成经由连接接口（110）从存储器（104）读取数据。存储器控制器（108）还包括被配置为提供具有第一频率的数据传输时钟信号的时钟单元（112）。数据传输时钟信号可以经由连接接口（110）提供给存储器（104）。数据传输时钟信号被布置用于经由连接接口（110）对从存储器（104）到存储器控制器（108）的数据传输进行计时，以及布置成对读取的校准数据模式进行采样的过采样电路（116）由存储器控制器（108）经由连接接口（110）以第二频率提供过采样的校准数据模式。第二频率大于第一频率。存储器控制器（108）被布置为基于过采样的校准数据模式来确定从存储器（104）到存储器控制器（108）的数据传输的定时偏移。

7. 发明申请

WO2013148361A1 ON-THE-FLY TRIMMABLE SENSE AMPLIFIER 审中-公开
标题翻译：在飞行的可疑的感应放大器
公开(公告)号：WO2013148361A1
公开(公告)日：2013-10-03
申请号：PCT/US2013/032525
申请日：2013-03-15
申请人： SILICON STORAGE TECHNOLOGY, INC.
发明人： ZHOU, Yao , QIAN, Xiaozhou
IPC分类号： G11C7/06
CPC分类号： G11C7/08 , G11C7/062 , G11C16/26 , G11C2207/002 , G11C2207/2254
摘要： A trimmable sense amplifier for use in a memory device is disclosed.
摘要翻译：公开了一种用于存储器件的可调整读出放大器。

8. 发明申请

WO2013095675A1 DYNAMIC MEMORY PERFORMANCE THROTTLING 审中-公开
标题翻译：动态记忆性能曲线
公开(公告)号：WO2013095675A1
公开(公告)日：2013-06-27
申请号：PCT/US2011/067285
申请日：2011-12-23
申请人： INTEL CORPORATION , TORONYI, Brian , SHOEMAKER, Kenneth
发明人： TORONYI, Brian , SHOEMAKER, Kenneth
IPC分类号： G11C11/4063 , G11C11/406 , G11C11/402 , G11C5/02
CPC分类号： G06F12/00 , G06F13/1668 , G11C5/025 , G11C7/04 , G11C7/10 , G11C11/402 , G11C11/406 , G11C11/4063 , G11C11/4076 , G11C11/4096 , G11C2207/2254
摘要： Dynamic memory performance throttling. An embodiment of a memory device includes a memory stack including coupled memory elements, the memory elements including multiple ranks, the plurality of ranks including a first rank and a second rank, and a logic device including a memory controller. The memory controller is to determine an amount of misalignment between data signals relating to a read request for the first rank and a read request for the second rank, and, upon determining that misalignment between the first rank and the second rank is greater than a threshold, the memory controller is to insert a time shift between a data signal for the first rank and a data signal for the second rank.
摘要翻译：动态内存性能调节。存储器件的实施例包括存储器堆叠，其包括耦合的存储器元件，存储器元件包括多个等级，多个等级包括第一等级和第二等级，以及包括存储器控制器的逻辑器件。存储器控制器用于确定与第一等级的读请求相关的数据信号与第二等级的读请求之间的未对准量，并且在确定第一等级和第二等级之间的未对准大于阈值时存储器控制器将在第一等级的数据信号和第二等级的数据信号之间插入时移。

9. 发明申请

WO2012118714A2 TIMING CALIBRATION FOR MULTIMODE I/O SYSTEMS 审中-公开
标题翻译：多模I / O系统的时序校准
公开(公告)号：WO2012118714A2
公开(公告)日：2012-09-07
申请号：PCT/US2012026583
申请日：2012-02-24
申请人： RAMBUS INC , OH KYUNG SUK , BANSAL AKASH
发明人： OH KYUNG SUK , BANSAL AKASH
CPC分类号： G06F1/08 , G06F13/1689 , G11C7/1066 , G11C7/1093 , G11C29/022 , G11C29/023 , G11C29/028 , G11C2207/2254
摘要： Integrated circuit devices that operate in different modes. In a low data rate mode, data is transferred between the integrated circuit devices at a low data rate, or no data is transferred at all. In a high data rate mode, data is transferred between integrated circuit devices at a high data rate. A transition mode facilitates the transition from the low data rate mode to the high data rate mode. During the transition mode data is transferred between the integrated circuit devices at an intermediate data rate greater than the low data rate but lower than the high data rate. Also during the transition mode, parameters affecting the transmission of data between the integrated circuit devices are calibrated at the high data rate.
摘要翻译：在不同模式下工作的集成电路器件。在低数据速率模式下，以低数据速率在集成电路设备之间传输数据，或完全没有数据传输。在高数据速率模式下，以高数据速率在集成电路器件之间传输数据。转换模式有助于从低数据速率模式转换到高数据速率模式。在转换模式期间，以大于低数据速率但低于高数据速率的中间数据速率在集成电路器件之间传送数据。而且在转换模式期间，在高数据速率下校准影响集成电路器件之间的数据传输的参数。

10. 发明申请

WO2012082274A3 TIMING-DRIFT CALIBRATION 审中-公开
标题翻译：定时漂移校准
公开(公告)号：WO2012082274A3
公开(公告)日：2012-08-16
申请号：PCT/US2011060213
申请日：2011-11-10
申请人： RAMBUS INC , FRANS YOHAN U , ELLIS WAYNE F , BANSAL AKASH
发明人： FRANS YOHAN U , ELLIS WAYNE F , BANSAL AKASH
IPC分类号： G11C7/22 , G11C7/10
CPC分类号： G11C29/50012 , G01R23/02 , G01R23/15 , G01R35/005 , G06F1/08 , G06F1/12 , G06F11/1604 , G06F13/1689 , G11C7/04 , G11C7/22 , G11C7/222 , G11C7/225 , G11C8/18 , G11C29/023 , G11C29/028 , G11C2207/2254 , H03L1/02
摘要： The disclosed embodiments relate to components of a memory system that support timing-drift calibration. In specific embodiments, this memory system contains a memory device (or multiple devices) which includes a clock distribution circuit and an oscillator circuit which can generate a frequency, wherein a change in the frequency is indicative of a timing drift of the clock distribution circuit. The memory device also includes a measurement circuit which is configured to measure the frequency of the oscillator circuit. Additionally, the memory system contains a memory controller which can transmit a request to the memory device to trigger the memory device to measure the frequency of the oscillator circuit. The memory controller is also configured to receive the measured frequency from the memory device and uses the measured frequency to determine the timing drift in the memory device.
摘要翻译：所公开的实施例涉及支持定时漂移校准的存储器系统的组件。在具体实施例中，该存储器系统包含存储器设备（或多个设备），其包括时钟分配电路和可产生频率的振荡器电路，其中频率的改变指示时钟分配电路的时序漂移。存储器件还包括被配置为测量振荡器电路的频率的测量电路。另外，存储器系统包含存储器控制器，该存储器控制器可以向存储器装置发送请求以触发存储器装置测量振荡器电路的频率。存储器控制器还被配置为从存储器装置接收测量的频率并且使用测量的频率来确定存储器装置中的时序漂移。

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