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1. 发明申请

WO2007048812A1 LAYOUTVERFAHREN FÜR VERTIKALE LEISTUNGSTRANSISTOREN VARIIERBARER KANALWEITE 审中-公开
标题翻译：放样方法垂直功率晶体管可分散通道宽度
公开(公告)号：WO2007048812A1
公开(公告)日：2007-05-03
申请号：PCT/EP2006/067774
申请日：2006-10-25
申请人： X-FAB SEMICONDUCTOR FOUNDRIES AG , ALPHA MICROELECTRONICS GMBH , LERNER, Ralf , MIESCH, Wolfgang
发明人： LERNER, Ralf , MIESCH, Wolfgang
IPC分类号： G06F17/50
CPC分类号： H01L29/7802 , G06F17/5068 , H01L29/0696 , H01L29/42368 , H01L29/7395
摘要： Die Erfindung betrifft ein Simulations- bzw. Layoutverfahren für vertikale Leistungstransistoren als DMOS oder IGBT mit variierbarer Kanalweite sowie variierbarer Gate-Drain-Kapazität, die vom Designer mit den jeweils gewünschten Parametern Kanalweite und Gate-Drain-Kapazität und den damit korrelierten Parametern Durchgangswiderstand und Schaltgeschwindigkeit, gezeichnet bzw. entworfen werden können und deren elektrische Parameter in Abhängigkeit der geometrischen Gateelektroden-Gestaltung beschrieben werden können. Dabei kann es sich sowohl um diskrete als auch um integrierte vertikale Transistoren handeln.
摘要翻译：本发明涉及一种模拟或布局方法用于垂直功率晶体管作为DMOS或IGBT具有可变信道宽度和可分散栅 - 漏电容与沟道宽度和栅 - 漏电容的各自的期望的参数，因此相关的参数的电阻和开关速度的设计者可以被标记或设计，并且其电气参数可以被描述为栅电极的几何设计的函数。这既可以是离散的和集成到垂直晶体管。

2. 发明申请

WO2004095567A8 MONITORING THE REDUCTION IN THICKNESS AS MATERIAL IS REMOVED FROM A WAFER COMPOSITE AND TEST STRUCTURE FOR MONITORING REMOVAL OF MATERIAL 审中-公开
标题翻译： CONTROL在厚度DISC复合的减少和测试结构用于去除控制
公开(公告)号：WO2004095567A8
公开(公告)日：2005-12-22
申请号：PCT/DE2004000801
申请日：2004-04-16
申请人： X FAB SEMICONDUCTOR FOUNDRIES , LERNER RALF
发明人： LERNER RALF
IPC分类号： H01L21/68 , H01L21/762 , H01L23/544
CPC分类号： H01L22/34 , H01L21/76229 , H01L21/76232
摘要： The aim of the invention is to create a simple monitoring or testing method for monitoring a reduction in thickness as material is removed from a bonded semiconductor wafer pair, which prevents failure effects as material is removed from wafers (polishing, grinding or lapping). In addition, the costs of the material removal process should be reduced by minimizing the complexity of monitoring, as well as by reducing the amount of resulting refuse. To this end, the invention provides a test structure (4, 5, 6, 7, 8, 9) comprised of a systematic row of a number of different depth trenches that are made in the (active) wafer (2). A thickness (h6; h7) of the active wafer (2) desired during material removal, particularly during a polishing, corresponds to the depth (t6; t7) of a reference trench (6; 7) of the trenches of the test structure, said reference trench (6) being surrounded by flatter and deeper trenches (5, 7). The active wafer (2), via the side (2a) on which the test structure was provided, is bonded to the second wafer of the semiconductor wafer pair provided as a supporting wafer (1). A removal of material, particularly a polishing, is effected on the rear (2b) of the active wafer (2) until the reference trench (6) is exposed. The result is visually observed (30) in order to monitor the reduction in thickness as material is removed from the first wafer (2).
摘要翻译：它是由一个键合晶片对，一个简单的控制或测试方法用于控制厚度的减小，这盘移除过程中减小误差的影响（抛光，研磨或研磨）来创建。去除工艺的成本也应通过减少检查如何得到委员会的成本降低。本发明公开的测试结构（4,5,6,7,8,9），由被导入到（活性）盘（2）一个系统的一系列的数，不同地深沟槽。 A中的移除期间，特别是抛光目标厚度的（H6，H7）说有源板（2）对应于深度（T6; T7）的参考沟槽（6; 7）的测试结构的沟槽，其从较浅的和较深的（6）引用沟槽的沟槽包围（5,7）。有源板（2）结合到所述测试结构的侧面（2a）中被放置在半导体磁盘对作为载体盘的第二盘（1）上。的消融，特别是从后方侧的抛光（2b）的所述有效平板（2），以暴露沟槽参考（6）制成。结果在视觉上，用于控制在所述第一盘（2）的厚度的减少观察到（30）。

3. 发明申请

WO2004095570A2 TESTSTRUKTUR ZUR ELEKTRISCHEN UEBERPRUEFUNG DER TIEFEN VON TRENCH-AETZUNGEN IN EINEM SOI WAFER UND ZUGEHOERIGE ARBEITSVERFAHREN 审中-公开
标题翻译： FOR的电检查槽的深度测试结构蚀刻在SOI晶片及相关业务
公开(公告)号：WO2004095570A2
公开(公告)日：2004-11-04
申请号：PCT/DE2004/000815
申请日：2004-04-19
申请人： X-FAB SEMICONDUCTOR FOUNDRIES AG , LERNER, Ralf
发明人： LERNER, Ralf
IPC分类号： H01L21/764
CPC分类号： H01L22/34
摘要： Eine einfach zu handhabende und sichere Erkennung des Zeitpunktes der Durchätzung von Isoliergräben auf die vergrabene Isolierschicht ist gesucht. Die technologische Sicherheit bei der Ätzung dieser Gräben soll erhöht, Ausschuß vermieden und Kosten eingespart werden können. Vorgeschlagen wird eine Teststruktur zur Überprüfung einer Isoliergrabenätzung in einer SOI Scheibe, wobei die Teststruktur nach einer Ätzung von Isoliergräben eine Reihe von zusammenhängenden Inseln aufweist, von der jede Insel mit einem Graben umgeben ist, welcher Graben von Insel zu Insel (A, B; B, C) von anderer Breite ist, unter Einschluss einer - in einer aktiven Schaltung als Isoliergraben vorkommenden - Grabenbreite. Ein Abschnitt des umgebenden Grabens (a, b) jeder Insel (A, B) bildet ein gemeinsames Stück mit dem Graben der benachbarten Insel. Der jeweilige Abschnitt hat bei den inneren Inseln die Breite des benachbarten Grabens mit dem nächst-größeren bzw. nächst-kleineren Breitenmaß in der Reihe.
摘要翻译：一个易于使用的和可靠的检测的掩埋绝缘层上的隔离沟槽的通过蚀刻的时间寻求。这些沟槽刻蚀过程中的技术安全应增加，委员会避免，可以节省成本。公开了用于在一个SOI晶片，其中，所述测试结构隔离的蚀刻之后包括测试Isoliergrabenätzung的测试结构沟槽一系列连续的岛是由每个岛具有沟槽，该沟槽（从岛到岛A，B包围;乙是，不同宽度的C），包括 - 产生作为绝缘沟槽中的有源电路 - 严重宽度。周边沟槽的一部分（A，B）每个岛的（A，B）形成与相邻的岛的槽共同的部分。每个部分在其内的岛屿，沟槽的相邻行中的下一个更高或下更小的宽度尺寸的宽度。

4. 发明申请

WO2004095567A1 KONTROLLE DES DICKENABTRAGS VON EINEM SCHEIBENVERBUND UND TESTSTRUKTUR ZUR ABTRAGSKONTROLLE 审中-公开
标题翻译： CONTROL在厚度DISC复合的减少和测试结构用于去除控制
公开(公告)号：WO2004095567A1
公开(公告)日：2004-11-04
申请号：PCT/DE2004/000801
申请日：2004-04-16
申请人： X-FAB SEMICONDUCTOR FOUNDRIES AG , LERNER, Ralf
发明人： LERNER, Ralf
IPC分类号： H01L21/68
CPC分类号： H01L22/34 , H01L21/76229 , H01L21/76232
摘要： Es soll ein einfaches Kontroll oder Testverfahren zur Kontrolle eines Dickenabtrags von einem gebondeten Halbleiterscheiben-Paar geschaffen werden, welches Fehlereinflüsse beim Scheibenabtragen (Polieren, Schleifen oder Läppen) vermindert. Die Kosten des Abtragsprozesses sollen durch Minimieren des Kontrollaufwandes ebenso reduziert werden, wie entstehende Ausschüsse. Vorgeschlagen wird eine Teststruktur (4,5,6,7,8,9), bestehend aus einer systematischen Reihe von mehreren, unterschiedlich tiefen Gräben, die in die (aktive) Scheibe (2) eingebracht sind. Eine beim Abtragen, insbesondere einem Polieren, angezielte Dicke (h6;h7) der aktiven Scheibe (2) entspricht einer Tiefe (t6;t7) eines Bezugsgrabens (6;7) der Gräben der Teststruktur, welcher Bezugsgraben (6) von flacheren und tieferen Gräben umgeben ist (5,7). Die aktive Scheibe (2) wird mit der Seite (2a), von der die Teststruktur eingebracht wurde, auf die zweite Scheibe des Halbleiter-Scheibenpaars als Trägerscheibe (1) gebondet. Ein Abtragen, insbesondere ein Polieren, von der Rückseite (2b) der aktiven Scheibe (2) bis zum Freilegen des Bezugsgrabens (6) wird vorgenommen. Das Ergebnis wird optisch beobachtet (30), zur Kontrolle des Dickenabtrags von der ersten Scheibe (2).
摘要翻译：它是由一个键合晶片对，一个简单的控制或测试方法用于控制厚度的减小，这盘移除过程中减小误差的影响（抛光，研磨或研磨）来创建。去除工艺的成本也应通过减少检查如何得到委员会的成本降低。本发明公开的测试结构（4,5,6,7,8,9），由被导入到（活性）盘（2）一个系统的一系列的数，不同地深沟槽。 A中的移除期间，特别是抛光目标厚度的（H6，H7）说有源板（2）对应于深度（T6; T7）的参考沟槽（6; 7）的测试结构的沟槽，其从较浅的和较深的（6）引用沟槽的沟槽包围（5,7）。有源板（2）结合到所述测试结构的侧面（2a）中被放置在半导体磁盘对作为载体盘的第二盘（1）上。的消融，特别是从后方侧的抛光（2b）的所述有效平板（2），以暴露沟槽参考（6）制成。结果在视觉上，用于控制在所述第一盘（2）的厚度的减少观察到（30）。

5. 发明申请

WO2011098866A1 DMOS Transistor Having an Increased Breakdown Voltage and Method for Production 审中-公开
标题翻译：具有增加的击穿电压和生产方法的DMOS晶体管
公开(公告)号：WO2011098866A1
公开(公告)日：2011-08-18
申请号：PCT/IB2010/050676
申请日：2010-02-15
申请人： X-FAB SEMICONDUCTOR FOUNDRIES AG , TEXAS INSTRUMENTS INCORPORATED , LERNER, Ralf , HOWER, Phil , KITTLER, Gabriel , SCHOTTMANN, Klaus
发明人： LERNER, Ralf , HOWER, Phil , KITTLER, Gabriel , SCHOTTMANN, Klaus
IPC分类号： H01L21/335
CPC分类号： H01L29/7828 , H01L29/0623 , H01L29/42376 , H01L29/4238 , H01L29/66666
摘要： A depletion type DMOS transistor comprises a gap in electrode material allowing incorporation of a well dopant species into the underlying semiconductor material. During subsequent dopant diffusion a continuous well region is obtained having an extended lateral extension without having an increased depth. The source dopant species is implanted after masking the gap. Additional channel implantation is performed prior to forming the gate dielectric material.
摘要翻译：耗尽型DMOS晶体管包括电极材料中的间隙，允许将阱掺杂剂物质结合到下面的半导体材料中。在随后的掺杂剂扩散期间，获得具有延伸的横向延伸而不增加深度的连续井区。在掩盖间隙之后植入源掺杂剂物质。在形成栅极电介质材料之前执行附加沟道注入。

6. 发明申请

WO2009153356A1 HALBLEITERBAUELEMENT MIT KREUZUNGEN VON ISOLATIONSGRÄBEN 审中-公开
标题翻译：与杂种隔离沟槽半导体部件
公开(公告)号：WO2009153356A1
公开(公告)日：2009-12-23
申请号：PCT/EP2009/057706
申请日：2009-06-19
申请人： X-FAB SEMICONDUCTOR FOUNDRIES AG , LERNER, Ralf , ECKOLDT, Uwe
发明人： LERNER, Ralf , ECKOLDT, Uwe
IPC分类号： H01L21/762
CPC分类号： H01L21/76224 , H01L21/76264
摘要： Die Erfindung betrifft die geometrische Gestaltung (als Layout) von Kreuzungsstellen und Einmündungen von Isolationsgräben 10 (Trenches) mit hohem Aspektverhältnis für trench isolierte Smart Power Technologien mit dicken (ca. 50 μm dicken) aktiven Schichten 24 in SOI-Siliziumscheiben 20, 22, 24. Durch die geometrische Gestaltung der Isolationsgräben 10a, 10b, 10c, 10d wird der Fertigungsprozess vereinfacht. Die Anzahl der benötigten Fertigungsschritte verringert sich. Fehlerquote und die Herstellungskosten werden reduziert.
摘要翻译：本发明涉及交叉点和隔离沟槽10（沟槽）的结与在SOI硅晶片20，22，24绝缘智能电源技术用厚（约50微米厚）有源层24的沟槽的高纵横比的几何构型（如布局）。由于隔离沟槽10A，10B，10c的几何结构中，制造过程的10D被简化。的所需的制造步骤的数量被减少。错误率和降低了生产成本。

7. 发明申请

WO2009016134A9 HERSTELLUNG VON ISOLATIONSGRAEBEN MIT UNTERSCHIEDLICHEN SEITENWANDDOTIERUNGEN 审中-公开
公开(公告)号：WO2009016134A9
公开(公告)日：2009-02-05
申请号：PCT/EP2008/059835
申请日：2008-07-25
申请人： X-FAB SEMICONDUCTOR FOUNDRIES AG , LERNER, Ralf
发明人： LERNER, Ralf
IPC分类号： H01L21/762
摘要： Es wird ein Verfahren beschrieben zur Erzeugung von Isolationsgräben (32, 34) mit unterschiedlichen Seitenwanddotierungen auf einer Substratscheibe auf Siliziumbasis für die Verwendung in einer grabenisolierten Smart-Power-Technologie. Dabei werden ein erster Graben (32) mit einer ersten Breite und ein zweiter Graben (34) mit einer zweiten Breite, die größer als die erste Breite ist, unter Verwendung einer Hartmaske (30) gebildet. Es erfolgt eine Dotierung der Seitenwände des ersten und des zweiten Grabens entsprechend einer ersten Dotierungsart zum Erzeugen von Seitenwänden einer ersten Dotierung. Es wird eine Materialschicht (50, 51, 60, 51 ) mit einer Dicke abgeschieden, die so bestimmt ist, den ersten Graben (32) vollständig bis über die Hartmaske hinaus zu füllen und in dem zweiten Graben (34) einen Spalt beizubehalten (34a). Durch isotropes Ätzen wird die Materialschicht aus dem zweiten Graben entfernt, aber ein Rest der Materialschicht in dem ersten Graben verbleibt. Danach wird eine weitere Dotierung von Seitenwänden des zweiten Grabens bei Anwesenheit des Rests ausgeführt.

8. 发明申请

WO2007014957A1 VERFAHREN ZUM ENTWERFEN EINER MASKE FÜR EINE INTEGRIERTE SCHALTUNG MIT GETRENNTER ENTWURFSREGELPRÜFUNG FÜR UNTERSCHIEDLICHE BEREICHE EINER MASKENEBENE 审中-公开
标题翻译：方法设计用于集成电路的掩模隔离式设计批准不同区域屏蔽级别
公开(公告)号：WO2007014957A1
公开(公告)日：2007-02-08
申请号：PCT/EP2006/064927
申请日：2006-08-02
申请人： X-FAB Semiconductor Foundries AG , LERNER, Ralf
发明人： LERNER, Ralf
IPC分类号： G06F17/50
CPC分类号： H01L27/0207 , G06F17/5081
摘要： Die Erfindung betrifft ein Verfahren zum Entwurf von integrierten Schaltungen, speziell eine Entwurfsregelbeschreibung und -prüfung, bei dem in ein und derselben Prozessebene unterschiedliche Entwurfsregeln (6,7) gelten sollen, z.B. bei einer Metallisierungsebene zur Herstellung von Leitbahnen in einer Hochvolt-Smart-Power- Schaltung, bei der Leitbahnen (12,13,14) mit unterschiedlichen Potentialen vorhanden sind. Das Verfahren verbessert die Fehlerkontrolle, ist rationell und führt zu einer Flächeneinsparung auf der Halbleiterscheibe (Wafer).
摘要翻译：本发明涉及用于集成电路，尤其是设计规则的描述和试验的设计的方法，是在同一个进程级别不同的设计规则（6,7），例如适用可与用于生产在高电压智能电源电路互连的金属化不同的电位，其中，所述互连件（12,13,14）。该方法改善了错误控制，是有效的，导致区域的半导体晶片（晶片）上的节省。

9. 发明申请

WO2006037317A3 TWO-STEP OXIDATION PROCESS FOR SEMICONDUCTOR WAFERS 审中-公开
标题翻译：两级氧化法半导体DISCS
公开(公告)号：WO2006037317A3
公开(公告)日：2006-07-27
申请号：PCT/DE2005001790
申请日：2005-10-06
申请人： X FAB SEMICONDUCTOR FOUNDRIES , LERNER RALF , ECKOLDT UWE
发明人： LERNER RALF , ECKOLDT UWE
IPC分类号： H01L21/762
CPC分类号： H01L21/76202
摘要： The invention relates to an efficient method for the thermal oxidation of preferably silicon semiconductor wafers while using the LOCOS process (Local Oxidation Of Silicon). The mechanical stresses to which the wafers are subjected should be reduced. To this end, the invention provides an oxidation method involving the provision of a substrate (1) with a front side (12) that is to be structured and with a rear side (13). The substrate is oxidized in two steps. During a first step, the rear side (13) is covered with a layer (4) that inhibits an oxidation. During a second step of oxidation, the oxidation-inhibiting layer (4) no longer exists. During both steps, an oxide thickness (D10) greater than that on the rear side (13) results on the front side (12).
摘要翻译：它优选是硅晶片的热氧化，在LOGOS过程（局部氧化硅）的申请中所描述的有效方法。盘的机械应力应减少。提出了一种氧化方法具有提供具有前侧被结构化的（12）和后侧（13）的基板（1）的。有氧化分两步基板。在第一步骤中，背面（13）覆盖有氧化抑制层（4）。在第二步骤中，氧化作用，抗氧化层（4）不再存在。上的前侧（12），从而在两个步骤期间更大的氧化物厚度（D10）比在后侧（13）。

10. 发明申请

WO2006037313A2 VERFAHREN ZUM RATIONELLEN KONSTRUKTIVEN AUFBAU VON VERTIKALEN LEISTUNGSTRANSISTOREN MIT UNTERSCHIEDLICHEN LEISTUNGEN (VARIIERBARE KANALWEITE) 审中-公开
标题翻译： METHOD FOR提供不同的服务垂直功率晶体管的高效结构设计（可变CHANNEL WIDE）
公开(公告)号：WO2006037313A2
公开(公告)日：2006-04-13
申请号：PCT/DE2005/001780
申请日：2005-10-05
申请人： X-FAB SEMICONDUCTOR FOUNDRIES AG , ALPHA MICROELECTRONICS GMBH , LERNER, Ralf , MIESCH, Wolfgang
发明人： LERNER, Ralf , MIESCH, Wolfgang
IPC分类号： G06F17/50
CPC分类号： G06F17/5068 , G06F17/5072 , G06F17/5081
摘要： Verfahren und ein System zum Entwerfen eines vertikalen MOS-Leistungstransistors mit spezifizierter Entwurfsleistung. Das Verfahren umfasst das Zusammensetzen eines Layouts des vertikalen MOS-Leistungstransistors als Kombination von zumindest teilweise unterschiedlichen Layout-Teilstücken mit jeweils bekannten Entwurfsdaten mit zumindest einem ersten Layout-Teilstück, das eine vorgegebene Anzahl an Einzeltransistorzellen aufweist, und das Einstellen der spezifizierten Entwurfsleistung mittels der bekannten Entwurfsdaten und der Anzahl der verwendeten Layout-Teilstücke.
摘要翻译：方法和系统，用于设计具有特定的设计容量的垂直功率MOS晶体管。该方法包括组装垂直功率MOS晶体管的布局至少部分地不同的布局部分，每个部分具有与至少一个第一布局截面已知的设计数据的一个组合中，具有各个晶体管单元的预定数量，并通过公知的装置调节所述规定的设计功率设计数据，并用布局部件的数量。

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