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1. 发明申请

WO2009139101A1 電子機器システム、および半導体集積回路のコントローラ审中-公开
标题翻译：电子设备系统和半导体集成电路控制器
公开(公告)号：WO2009139101A1
公开(公告)日：2009-11-19
申请号：PCT/JP2009/000858
申请日：2009-02-26
申请人：パナソニック株式会社 , 縣泰宏 , 寺田裕 , 三角賢治 , 白濱政則 , 林光昭
发明人：縣泰宏 , 寺田裕 , 三角賢治 , 白濱政則 , 林光昭
IPC分类号： G11C11/4076 , G06F12/00 , G11C11/401 , G11C11/407 , G11C11/4074 , G11C29/44
CPC分类号： G11C11/4072 , G11C17/165 , G11C29/02 , G11C29/028 , G11C2029/4402 , G11C2029/5002
摘要：　電子機器システムは、その半導体集積回路の特性に関する情報を記憶する不揮発性メモリを有する半導体集積回路と、上記半導体集積回路を制御するコントローラとを備える。上記コントローラは、上記不揮発性メモリに記憶された情報に基づいて、上記半導体集積回路に対するアクセスパラメータを調整する機能を有する。
摘要翻译：电子设备系统配备有半导体集成电路，其具有用于存储与半导体集成电路的特性有关的信息的非易失性存储器，以及控制上述半导体集成电路的控制器。上述控制器具有基于存储在上述非易失性存储器中的信息来调整用于访问上述非易失性存储器的参数的功能。

2. 发明申请

WO2011052176A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2011052176A1
公开(公告)日：2011-05-05
申请号：PCT/JP2010/006288
申请日：2010-10-22
申请人：パナソニック株式会社 , 川崎利昭 , 縣泰宏 , 白濱政則 , 甲上歳浩 , 荒井勝也
发明人：川崎利昭 , 縣泰宏 , 白濱政則 , 甲上歳浩 , 荒井勝也
IPC分类号： H01L21/822 , H01L21/82 , H01L27/04
CPC分类号： H01L27/0207 , G11C17/18 , H01L23/5256 , H01L27/0288 , H01L27/10 , H01L2924/0002 , H01L2924/00
摘要：　電気ヒューズ回路（３）は、プログラム電源（６）とグランド（７）との間に直列に接続されて設けられたヒューズ素子（１１）およびトランジスタ（１２）と、トランジスタ（１２）のゲート電位を制御する制御部（１３，１４）とを有する。プログラム防止回路（５）は、プログラム電源（６）とグランド（７）との間に電気ヒューズ回路（３）と並列に設けられており、プログラム電源（６）とグランド（７）との間にサージが印加されたとき、サージ電流の一部が流れるように構成されている。
摘要翻译：公开了一种半导体器件，其中电熔丝电路（3）具有：通过彼此连接而设置在节目电源（6）和地（7）之间的熔丝元件（11）和晶体管（12）串联; 以及控制晶体管（12）的栅极电位的控制单元（13,14）。通过与电熔丝电路（3）并联，在程序电源（6）和地（7）之间设置程序防止电路（5），并且程序防止电路被配置为使得部分浪涌电流在程序电源（6）和地（7）之间施加浪涌电流。

3. 发明申请

WO2010150432A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2010150432A1
公开(公告)日：2010-12-29
申请号：PCT/JP2010/000649
申请日：2010-02-03
申请人：パナソニック株式会社 , 金原旭成 , 縣泰宏 , 角谷範彦 , 増尾昭
发明人：金原旭成 , 縣泰宏 , 角谷範彦 , 増尾昭
IPC分类号： G11C11/41 , G11C11/401 , G11C11/407 , G11C11/4099 , G11C11/412 , G11C11/413 , G11C11/419
CPC分类号： G11C5/063 , G11C7/14 , G11C11/417
摘要：　ダミーセルアレイ（２０１）をメモリセルアレイ（１０１）内に配置し、中間バッファ（３００）を入出力回路（４００）の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路（４００）の制御信号を高速かつ高周波で動作させることを可能にする。
摘要翻译：通过在存储器阵列（101）中布置虚拟单元阵列（201）和在输入/输出电路（400）之间的中间缓冲器（300），输入/输出电路（400）的控制信号可以以高速度和高频率，同时尽可能减小具有宽位宽的存储器的电路尺寸增加。

4. 发明申请

WO2010092767A1 半導体記憶装置审中-公开
标题翻译：半导体存储器件
公开(公告)号：WO2010092767A1
公开(公告)日：2010-08-19
申请号：PCT/JP2010/000643
申请日：2010-02-03
申请人：パナソニック株式会社 , 増尾昭 , 縣泰宏
发明人：増尾昭 , 縣泰宏
IPC分类号： G11C11/41 , G11C11/413 , G11C11/417
CPC分类号： G11C11/419 , G11C7/12
摘要：　ビット線降圧技術を適用するメモリにて、メモリセルの列に対して設けられた第１のビット線（ＢＬ／ＮＢＬ）の電位を制御する第１のトランジスタ（ＴＲ１）と、当該第１のトランジスタ（ＴＲ１）を制御する第１の論理ゲート（ＬＧ１）とをＩＯブロック（２）に設ける。第１のトランジスタ（ＴＲ１）のドレイン又はソースと第１の論理ゲート（ＬＧ１）の入力とが接続され、かつ第１のトランジスタ（ＴＲ１）のゲートと第１の論理ゲート（ＬＧ１）の出力とが接続され、第１のトランジスタ（ＴＲ１）がパルス駆動される。更に、片方のビット線（ＢＬ）にのみデータ読み出し回路（１１）が接続される。
摘要翻译：对于应用位线降压技术的存储器，IO块（2）提供有：第一晶体管（TR1），其控制为存储器单元线提供的第一位线（BL / NBL）的电位; 以及控制第一晶体管（TR1）的第一逻辑门（LG1）。第一晶体管（TR1）的漏极或源极和第一逻辑门极（LG1）的输入端连接，第一晶体管（TR1）的栅极和第一逻辑门极（LG1）的输出端连接，第一晶体管（TR1）是脉冲驱动的。此外，数据读出电路（11）仅在位线（BL）之一上提供。

5. 发明申请

WO2011024340A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2011024340A1
公开(公告)日：2011-03-03
申请号：PCT/JP2010/002307
申请日：2010-03-30
申请人：パナソニック株式会社 , 白濱政則 , 縣泰宏 , 川崎利昭 , 広藤裕一 , 山田隆順
发明人：白濱政則 , 縣泰宏 , 川崎利昭 , 広藤裕一 , 山田隆順
IPC分类号： H01L21/82 , H01L21/8234 , H01L27/06
CPC分类号： H01L27/0629
摘要：　半導体装置は、ゲート電極１５２を有するＭＩＳトランジスタと、電気ヒューズとを備える。ゲート電極１５２は、半導体基板１００上に形成されたゲート絶縁膜１０１ａと、ゲート絶縁膜１０１ａの上または上方に形成された第１のポリシリコン層１０３ａと、第１のポリシリコン層１０３ａ上に形成された第１のシリサイド層１０４ａとを有しており、電気ヒューズは、半導体基板１００上に形成された絶縁膜１０１ｂと、絶縁膜１０１ｂの上または上方に形成された第２のポリシリコン層１０３ｂと、第２のポリシリコン層１０３ｂ上に形成された第２のシリサイド層１０４ｂとを有している。
摘要翻译：公开了一种半导体器件，其包括配备有栅电极（152）和电熔丝的MIS晶体管。栅电极（152）包括形成在半导体衬底（100）上的栅极绝缘膜（101a），形成在栅极绝缘膜（101a）上或上方的第一多晶硅层（103a）和第一硅化物层（104a）形成在第一多晶硅层（103a）上。电熔丝包括形成在半导体衬底（100）上的绝缘膜（101b），形成在绝缘膜（101b）上或上方的第二多晶硅层（103b）和形成在第二多晶硅上的第二硅化物层（104b）层（103b）。

6. 发明申请

WO2010092636A1 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：WO2010092636A1
公开(公告)日：2010-08-19
申请号：PCT/JP2009/004539
申请日：2009-09-11
申请人：パナソニック株式会社 , 縣泰宏 , 鳴海典将 , 山上由展 , 増尾昭
发明人：縣泰宏 , 鳴海典将 , 山上由展 , 増尾昭
IPC分类号： G11C11/413 , H01L21/822 , H01L21/8244 , H01L27/04 , H01L27/10 , H01L27/11
CPC分类号： G11C11/413 , G11C5/147 , H01L23/5286 , H01L27/11 , H01L2924/0002 , H01L2924/3011 , H01L2924/00
摘要：　ロジック回路１０４と複数のＳＲＡＭマクロ１０３とを有するシステムＬＳＩ１００は、システムＬＳＩ１００の外部から供給された電圧ＶＤＤＰを受けて該電圧ＶＤＤＰよりも低い安定化電圧ＶＤＤＭを生成する電源回路１０２を備える。複数の各ＳＲＡＭマクロ１０３のＳＲＡＭメモリセル１０３ａには、電源回路１０２によって生成された電圧ＶＤＤＭが供給されているとともに、各ＳＲＡＭマクロ１０３のＳＲＡＭロジック回路１０３ｂには、外部から供給された電圧ＶＤＤが供給される。また、ロジック回路１０４には、電圧ＶＤＤが外部から供給される。
摘要翻译：设置有逻辑电路（104）和多个SRAM宏（103）的系统LSI（100）包括电源电路（102），其接收从系统LSI（100）的外部提供的电压（VDDP）并产生低于电压（VDDP）的稳定电压（VDDM）。由电源电路（102）产生的电压（VDDM）被提供给多个SRAM宏（103）中的每一个的SRAM存储单元（103a），并且从外部提供的电压（VDD）被提供给SRAM 每个SRAM宏（103）的逻辑电路（103b）。电压（VDD）也从外部提供给逻辑电路（104）。

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