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61. 发明申请

WO2011154776A1 INFORMATION PROCESSING DEVICE AND METHOD 审中-公开
标题翻译：信息处理装置和方法
公开(公告)号：WO2011154776A1
公开(公告)日：2011-12-15
申请号：PCT/IB2010/052599
申请日：2010-06-11
申请人： FREESCALE SEMICONDUCTOR, INC. , PRIEL, Michael , ROZEN, Anton , SMOLYANSKY, Leonid
发明人： PRIEL, Michael , ROZEN, Anton , SMOLYANSKY, Leonid
IPC分类号： G06F9/06 , G06F1/32
CPC分类号： G06F1/3275 , G01R31/318536 , G01R31/318558 , G06F1/3203 , G06F1/3287 , G06F11/1402 , Y02D10/14 , Y02D10/171
摘要： An information processing device (10) comprises a first memory (12), a second memory (14), data transfer circuitry (22), power gating circuitry (18), and a controller (20). The first memory comprises at least two volatile memory units (16). The controller (20) receives or generates a request for setting the information processing device (10) into a reduced power mode; in response to the request, it selects specific memory units (24) among the memory units (16); controls the data transfer circuitry (22) to transfer data from the selected memory units (24) to the second memory (14); and controls the power gating circuitry (18) to power down the selected memory units (24).
摘要翻译：信息处理设备（10）包括第一存储器（12），第二存储器（14），数据传输电路（22），电源门控电路（18）和控制器（20）。第一存储器包括至少两个易失性存储器单元（16）。控制器（20）接收或产生将信息处理设备（10）设置为降低功率模式的请求; 响应于该请求，它选择存储单元（16）中的特定存储单元（24）; 控制数据传输电路（22）将数据从所选择的存储器单元（24）传送到第二存储器（14）; 并且控制电源门控电路（18）以使所选择的存储器单元（24）断电。

62. 发明申请

WO2011114428A1 半導体装置およびそのテスト方法审中-公开
标题翻译：半导体器件及其测试方法
公开(公告)号：WO2011114428A1
公开(公告)日：2011-09-22
申请号：PCT/JP2010/054357
申请日：2010-03-15
申请人：株式会社日立製作所 , 伊藤潔人 , 津野田賢伸 , 佐圓真
发明人：伊藤　潔人 , 津野田　賢伸 , 佐圓　真
IPC分类号： G01R31/28 , H01L21/822 , H01L27/04
CPC分类号： G01R31/318536 , G01R31/318513 , H01L25/0657 , H01L27/0207 , H01L27/092 , H01L2224/16145 , H01L2225/06513 , H01L2225/06544 , H01L2225/06596
摘要：　複数のチップに跨って実装された組み合せ回路に対し、テストや解析を行うことが困難であったため、積層の有無によって、半導体チップ（ＬＳＩ＿Ｂ）内のスキャンチェーン、又は、複数の半導体チップ（ＬＳＩ＿Ａ及びＬＳＩ＿Ｂ）にまたがるスキャンチェーンのうち、いずれかを構成するフリップフロップ（３１ｂ）を設けた。
摘要翻译：由于以前难以对跨越多个芯片实现的组合电路进行测试或分析，所以在所公开的设备中，提供了一种触发器（31b），其根据层叠的存在或不存在形成扫描（LSI_B）内，或跨越多个半导体芯片（LSI_A和LSI_B）的扫描链。

63. 发明申请

WO2009097098A1 APPARATUS AND METHOD FOR CONTROLLING DYNAMIC MODIFICATION OF A SCAN PATH 审中-公开
标题翻译：用于控制扫描路径动态修改的装置和方法
公开(公告)号：WO2009097098A1
公开(公告)日：2009-08-06
申请号：PCT/US2009/000453
申请日：2009-01-23
申请人： ALCATEL-LUCENT USA INC. , CHAKRABORTY, Tapan, Jyoti , CHIANG, Chen-Huan , GOYAL, Suresh , PORTOLAN, Michele , VAN TREUREN, Bradford, Gene
发明人： CHAKRABORTY, Tapan, Jyoti , CHIANG, Chen-Huan , GOYAL, Suresh , PORTOLAN, Michele , VAN TREUREN, Bradford, Gene
IPC分类号： G01R31/3185
CPC分类号： G01R31/318536 , G01R31/318558
摘要： The invention includes an apparatuses and associated methods for controlling dynamic modification of a testing scan path using a control scan path. In one embodiment, an apparatus includes a testing scan path and a control scan path. The testing scan path includes testing components and at least one hierarchy-enabling component. In one embodiment, the control scan path includes at least one control component coupled to the at least one hierarchy-enabling component for controlling dynamic modification of the testing scan path. In one embodiment, the control scan path includes the at least one hierarchy-enabling component, wherein the at least one hierarchy- enabling component is adapted for dynamically modifying the testing scan path using the control scan path. The dynamic modification of the testing scan path may include modifying a hierarchy of the testing scan path, such as selecting or deselecting one or more hierarchical levels of the testing scan path.
摘要翻译：本发明包括一种用于使用控制扫描路径来控制测试扫描路径的动态修改的装置和相关方法。在一个实施例中，装置包括测试扫描路径和控制扫描路径。测试扫描路径包括测试组件和至少一个层次结构启用组件。在一个实施例中，控制扫描路径包括耦合到所述至少一个层级使能部件的至少一个控制部件，用于控制测试扫描路径的动态修改。在一个实施例中，所述控制扫描路径包括所述至少一个层次化启用组件，其中所述至少一个层级使能组件适于使用所述控制扫描路径来动态地修改所述测试扫描路径。测试扫描路径的动态修改可以包括修改测试扫描路径的层次结构，诸如选择或取消选择测试扫描路径的一个或多个层级。

64. 发明申请

WO2009001122A1 EMBEDDED TEST SYSTEM AND METHOD 审中-公开
标题翻译：嵌入式测试系统和方法
公开(公告)号：WO2009001122A1
公开(公告)日：2008-12-31
申请号：PCT/GB2008/050469
申请日：2008-06-20
申请人： ASTRIUM LIMITED , EMAM, Omar , ALI, Mohammed Yaseen
发明人： EMAM, Omar , ALI, Mohammed Yaseen
IPC分类号： G01R31/3185
CPC分类号： G01R31/318536 , G01R31/318558
摘要： An embedded test system is provided where asynchronous communications links are used to pass the boundary scan information by the use of a network router to a boundary scan adapter(54, 60) associated with each component to be tested. This approach enables the system components themselves to facilitate the implementation of a chain-free boundary scan architecture as opposed to a traditional boundary scan bridge approach thus reducing component count and simplifying system design. Thus boundary scan tests can still be performed even after one or more components have been disabled, configured in functional mode or have failed. The same commanding sequence can be applied irrespective of the network topology or the component count since the routing of the boundary scan information is the responsibility of the network routing functionality. This testing method is independent of the underlying functionality of the target hardware or its individual components. The invention also provides for a hybrid solution to adapt boundary scan compatible COTS component so that they can be used within a chainless boundary scan architecture.
摘要翻译：提供嵌入式测试系统，其中使用异步通信链路通过使用网络路由器将边界扫描信息传递到与要测试的每个组件相关联的边界扫描适配器（54,60）。这种方法使得系统组件本身能够促进无链边界扫描架构的实现，而不是传统的边界扫描桥接方法，从而减少组件数量并简化系统设计。因此，即使禁用一个或多个组件，在功能模式下配置或失败，仍然可以执行边界扫描测试。无论网络拓扑或组件数量如何，都可以应用相同的命令顺序，因为边界扫描信息的路由是网络路由功能的责任。该测试方法独立于目标硬件或其各个组件的基本功能。本发明还提供了一种用于适应边界扫描兼容COTS组件的混合解决方案，使得它们可以在无链接边界扫描架构中使用。

65. 发明申请

WO2008138113A1 SCAN FLIP-FLOP WITH INTERNAL LATENCY FOR SCAN INPUT 审中-公开
标题翻译：用扫描输入扫描内窥镜
公开(公告)号：WO2008138113A1
公开(公告)日：2008-11-20
申请号：PCT/CA2008/000874
申请日：2008-05-07
申请人： ATI TECHNOLOGIES ULC , AHMADI, Rubil
发明人： AHMADI, Rubil
IPC分类号： H03K3/01 , H03K3/011 , H03K3/356 , H03K5/14
CPC分类号： G01R31/31858 , G01R31/318536
摘要： A scan flip-flop circuit including a data input, a scan input, a data output, a flip-flop, a multiplexer and a delay element is provided. The multiplexer allows selection of either the scan input or the data input for presentation at the input of the flip-flop. The flip-flop provides an output signal at the output of the scan flip-flop. The delay element is in a signal path between the scan input and the input of the flip-flop, and provides a signal propagation delay between the scan input and the input of the flip-flop. The delay between the scan input and the input of the flip-flop is substantially larger than the signal propagation delay between the data input and the input of the flip-flop. The delay in the scan path reduces the need for external buffers to avoid hold-time violations during scan testing of integrated circuits.
摘要翻译：提供了包括数据输入，扫描输入，数据输出，触发器，多路复用器和延迟元件的扫描触发器电路。复用器允许选择扫描输入或数据输入以在触发器的输入处呈现。触发器在扫描触发器的输出端提供输出信号。延迟元件在扫描输入和触发器的输入之间的信号路径中，并且在扫描输入和触发器的输入之间提供信号传播延迟。扫描输入和触发器的输入之间的延迟显着大于数据输入和触发器输入之间的信号传播延迟。扫描路径的延迟减少了外部缓冲器的需要，以避免集成电路扫描测试期间的保持时间违规。

66. 发明申请

WO2008118717A1 SHARING ROUTING OF A TEST SIGNAL WITH AN ALTERNATIVE POWER SUPPLY TO COMBINATORIAL LOGIC FOR LOW POWER DESIGN 审中-公开
标题翻译：具有替代电源的测试信号与低功耗设计的组合逻辑的共享路由
公开(公告)号：WO2008118717A1
公开(公告)日：2008-10-02
申请号：PCT/US2008/057529
申请日：2008-03-19
申请人： INTEL CORPORATION , SEH, Soon Seng
发明人： SEH, Soon Seng
IPC分类号： G11C29/10 , G11C29/00
CPC分类号： G11C5/144 , G01R31/318536 , G01R31/318575 , G11C5/143 , G11C19/00 , G11C19/28 , G11C2029/3202 , H03K3/0375
摘要： A device shares an existing test signal routing trace with an alternative power supply delivery channel to portions of registers located in combinatorial logic sections.
摘要翻译：设备将现有测试信号路由跟踪与备用电源传送通道共享到位于组合逻辑部分中的寄存器的部分。

67. 发明申请

WO2008096922A1 METHOD FOR DIAGNOSING TROUBLES IN SCAN CHAIN VIA SYMBOLIC SIMULATION 审中-公开
标题翻译：通过符号模拟诊断扫描链中的故障的方法
公开(公告)号：WO2008096922A1
公开(公告)日：2008-08-14
申请号：PCT/KR2007/000732
申请日：2007-02-09
申请人： INDUSTRY-ACADEMIC COOPERATION FOUNDATION, YONSEI UNIVERSITY , KANG, Sungho
发明人： KANG, Sungho
IPC分类号： G01R31/28
CPC分类号： G01R31/318536
摘要： The present invention provides a method of diagnosing faults in a scan chain using a symbolic simulation. The method comprises the steps of: generating a candidate scan cell window; performing the symbolic simulation for the generated candidate scan cell window; and comparing a result of the performed symbolic simulation, a simulation result obtained from an original test pattern, and a result obtained from an actual chip with one another to thereby detect the location of a faulty scan cell in the scan chain.
摘要翻译：本发明提供了一种使用符号仿真来诊断扫描链中的故障的方法。该方法包括以下步骤：产生候选扫描单元窗口; 对生成的候选扫描单元窗口执行符号仿真; 以及将所执行的符号仿真的结果，从原始测试模式获得的仿真结果与从实际芯片获得的结果进行比较，从而检测扫描链中故障扫描单元的位置。

68. 发明申请

WO2007120439A3 DATA STORING 审中-公开
标题翻译：数据存储
公开(公告)号：WO2007120439A3
公开(公告)日：2008-03-20
申请号：PCT/US2007007503
申请日：2007-03-27
申请人： RAYTHEON CO , ACSADI PETER F
发明人： ACSADI PETER F
IPC分类号： G06F17/50
CPC分类号： G06F17/5054 , G01R31/318536
摘要： In one aspect, a method to store data includes transferring a configuration file including a state machine and data to a programmable logic device (PLD). Transferring the configuration file includes programming the state machine based on the state machine configuration and transferring the data from the PLD to a memory connected to the PLD using the state machine.
摘要翻译：一方面，存储数据的方法包括将包括状态机和数据的配置文件传送到可编程逻辑器件（PLD）。传送配置文件包括根据状态机配置对状态机进行编程，并使用状态机将数据从PLD传输到连接到PLD的存储器。

69. 发明申请

WO2007049210A3 ANALOG IC HAVING TEST ARRANGEMENT AND TEST METHOD FOR SUCH AN IC 审中-公开
标题翻译：具有这种IC的测试装置和测试方法的模拟IC
公开(公告)号：WO2007049210A3
公开(公告)日：2007-07-26
申请号：PCT/IB2006053878
申请日：2006-10-20
申请人： NXP BV , ZJAJO AMIR , BERGVELD HENDRIK J , SCHUTTERT RODGER F , PINEDA DE GYVEZ JOSE DE JESUS
发明人： ZJAJO AMIR , BERGVELD HENDRIK J , SCHUTTERT RODGER F , PINEDA DE GYVEZ JOSE DE JESUS
IPC分类号： G01R31/3185 , G01R31/317
CPC分类号： G01R31/3167 , G01R31/31721 , G01R31/318536 , G01R31/318575
摘要： An integrated circuit (IC) comprises a plurality of analog stages (10a-c), each of the analog stages being conductively coupled to a power supply (20; 20a-c), and being conductively coupled to each other by a signal path (12); and a test arrangement for testing the plurality of analog stages, the test arrangement comprising input means such as an analog bus (40) coupled to a signal path input of each analog stage from the plurality of analog stages, output means such as a further analog bus (50) for communicating a test result to an output of the integrated circuit, switching means such as a plurality of switches (36) in the biasing infrastructure of the IC for selectively disabling an analog stage, and control means such a shift register (60) for controlling the switching means. Consequently, the analog stages of the IC can be tested and debugged in isolation without the need for switches in the signal path through the cores. A current sensor (70) may be present in the power supply to facilitate structural testing of the analog stages in isolation.
摘要翻译：一种集成电路（IC）包括多个模拟级（10A-C）中，每个模拟级被导电地耦合到电源（20; 20A-C），并通过一个信号路径被导电地耦合到彼此（ 12）; 以及用于测试所述多个模拟级的测试布置，测试装置包括输入装置，诸如耦合到从所述多个模拟级的每个模拟级的信号路径的输入的模拟总线（40），输出装置，如进一步模拟总线（50），用于测试结果传送到集成电路的输出，开关装置如在IC的有选择地禁止的模拟阶段偏置基础设施的多个开关（36），以及控制装置，这样的移位寄存器（ 60），用于控制开关装置。因此，IC的模拟级可以独立进行测试和调试，而不需要通过内核的信号路径中的开关。电流传感器（70）可以存在于电源中以便于隔离模拟级的结构测试。

70. 发明申请

WO2006060805A3 MULTIPLE TEST ACCESS PORT PROTOCOLS SHARING COMMON SIGNALS 审中-公开
标题翻译：多个测试访问端口协议共享通用信号
公开(公告)号：WO2006060805A3
公开(公告)日：2006-11-09
申请号：PCT/US2005044032
申请日：2005-12-02
申请人： TEXAS INSTRUMENTS INC , SWOBODA GARY
发明人： SWOBODA GARY
IPC分类号： G01R31/28 , G06F11/00
CPC分类号： G01R31/318544 , G01R31/31705 , G01R31/318536 , G01R31/318566
摘要： A method includes performing at least one zero-bit scan across an interface (1300). The at least one zero-bit scan defines a command window and implements one of a selectable plurality of control levels in the command window based on the number of the at least one zero-bit scans.
摘要翻译：一种方法包括通过接口（1300）执行至少一个零位扫描。所述至少一个零位扫描定义了命令窗口，并且基于所述至少一个零位扫描的数量在命令窗口中实现可选择的多个控制级别中的一个。

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