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51. 发明申请

WO1993002525A1 CLOCK SIGNAL GENERATOR FOR A DIGITAL TELEVISION RECEIVER 审中-公开
标题翻译：数字电视接收机的时钟信号发生器
公开(公告)号：WO1993002525A1
公开(公告)日：1993-02-04
申请号：PCT/US1992003883
申请日：1992-05-15
申请人： RCA THOMSON LICENSING CORPORATION
发明人： RCA THOMSON LICENSING CORPORATION , WHITE, Hugh, Edward
IPC分类号： H04N05/44
CPC分类号： H03L7/14 , H03L7/0991 , H04N5/4401 , H04N11/008 , H04N21/4384
摘要： A high definition television receiver including digital signal processing circuits (118-128, 150) receives a high definition television signal containing narrowband high priority information from which a system clock is derived (155, 129), and low priority wideband information. After a channel change, a clock signal developed (137-139) from narrowband information associated with the previously tuned channel is used (134) as the receiver clock until a clock signal with a desired phase characteristic is developed (131, 133) from the narrowband information of the newly tuned channel.

52. 发明申请

WO2017149978A1 基準信号発生装置及び基準信号発生方法审中-公开
标题翻译：参考信号生成装置和参考信号生成方法
公开(公告)号：WO2017149978A1
公开(公告)日：2017-09-08
申请号：PCT/JP2017/001685
申请日：2017-01-19
申请人：古野電気株式会社
发明人：宮原　一典
IPC分类号： H03L7/099 , G04G3/00 , G04G3/02 , H03K3/354 , H03L7/14 , H03M3/02
CPC分类号： G04G3/00 , G04G3/02 , H03K3/354 , H03L7/099 , H03L7/14 , H03M3/02
摘要：【課題】遅延素子の遅延量に応じて周波数を制御可能なリングオシレータであって、細かな周波数を設定可能な構成を提供する。【解決手段】基準信号発生装置１０は、リングオシレータ２４と、同期制御部２２と、ΔΣ変調部２３と、出力部４２，４３と、を備える。リングオシレータ２４は、出力する信号の周波数を調整可能である。同期制御部２２は、リファレンス信号と、リングオシレータ２４が出力する信号又はそれに基づく信号と、を比較して比較結果を出力する。ΔΣ変調部２３は、同期制御部の比較結果に基づいて、周波数が異なる複数の信号を切り替えながら出力するようにリングオシレータ２４を制御する。出力部４２，４３は、リングオシレータ２４が出力した信号又はそれに基づく信号を出力する。
摘要翻译：要解决的问题：提供一种能够根据延迟元件的延迟量来控制频率并且能够设置精细频率的环形振荡器。 [解决方案手段]参考信号生成设备10包括环形振荡器24，同步控制单元22，ΔΣ调制单元23和输出单元42和43。环形振荡器24可以调节要输出的信号的频率。同步控制单元22将参考信号与从环形振荡器24输出的信号或基于此的信号进行比较，并输出比较结果。 ΔΣ调制部分23基于同步控制部分的比较结果控制环形振荡器24，以便在切换的同时输出具有不同频率的多个信号。输出单元42和43输出从环形振荡器24输出的信号或基于此的信号。

53. 发明申请

WO2014146274A1 METHOD AND APPARATUS FOR IMPLEMENTING CLOCK HOLDOVER 审中-公开
标题翻译：实现时钟保持的方法和装置
公开(公告)号：WO2014146274A1
公开(公告)日：2014-09-25
申请号：PCT/CN2013/072988
申请日：2013-03-21
申请人： TELEFONAKTIEBOLAGET L M ERICSSON (PUBL) , ZHU, Kai
发明人： ZHU, Kai
IPC分类号： H04L7/00
CPC分类号： H04L7/033 , H03B5/32 , H03L7/0805 , H03L7/085 , H03L7/087 , H03L7/093 , H03L7/0992 , H03L7/14 , H04J3/0688
摘要： The embodiments disclose a method and apparatus for implementing the clock holdover in the communication system. The apparatus receives an external source clock and outputs an output clock, and comprises a first phase-locked circuit and a second phase-locked circuit. The first phase-locked circuit is configured for taking the external source clock and a first output clock as input and outputting an intermediate clock, the first output clock is outputted by the second phase-locked circuit and fed back to the first phase-locked circuit. The first phase-locked circuit includes a first digital oscillator, and the first digital oscillator is configured to take the first output clock as a working clock to generate the intermediate clock. The second phase-locked circuit is configured for taking the intermediate clock and a local clock fed by a local oscillator as input, and outputting a second output clock.
摘要翻译：实施例公开了一种在通信系统中实现时钟保持的方法和装置。该装置接收一个外部源时钟并输出一个输出时钟，并包括一个第一锁相电路和一个第二锁相电路。第一锁相电路被配置为将外部源时钟和第一输出时钟作为输入并输出中间时钟，第一输出时钟由第二锁相电路输出并反馈到第一锁相电路。第一锁相电路包括第一数字振荡器，第一数字振荡器被配置为将第一输出时钟作为工作时钟产生中间时钟。第二锁相电路被配置为将中间时钟和由本地振荡器馈送的本地时钟作为输入，并输出第二输出时钟。

54. 发明申请

WO2014073503A1 基準信号発生装置及び基準信号発生方法审中-公开
标题翻译：参考信号生成装置和参考信号生成方法
公开(公告)号：WO2014073503A1
公开(公告)日：2014-05-15
申请号：PCT/JP2013/079821
申请日：2013-11-05
申请人：古野電気株式会社
发明人：小和田　真也 , 宮原　一典
IPC分类号： H03L7/14 , H03L1/00
CPC分类号： H03L1/00 , H03L7/14
摘要：【課題】適切なリファレンス信号が取得できない場合であっても湿度を考慮した補正を行うことで適切な基準信号の出力を維持できる基準信号発生装置を提供する。【解決手段】基準信号発生装置１０は、ＰＬＬ回路４４と、湿度センサ２７と、自走制御部２８と、を備える。ＰＬＬ回路４４は、リファレンス信号に基づいて得られた第１制御信号によって電圧制御発振器２４を制御する。湿度センサ２７は、電圧制御発振器２４の周囲の湿度を取得する。自走制御部２８は、リファレンス信号が取得できなくなると、湿度センサ２７が取得した湿度を考慮した第２制御信号を生成し、当該第２制御信号によって電圧制御発振器２４を制御する。
摘要翻译： [问题]提供一种参考信号生成装置，即使在无法获得适当的基准信号的情况下，通过考虑湿度进行校正，能够继续输出适当的基准信号。参考信号产生装置（10）配备有PLL电路（44），湿度传感器（27）和自由运行控制单元（28）。 PLL电路（44）利用基于参考信号获得的第一控制信号来控制压控振荡器（24）。湿度传感器（27）获得压控振荡器（24）的环境湿度。当不能获得参考信号时，自由运行控制单元（28）考虑到由湿度传感器（27）获得的湿度产生第二控制信号，并用第二控制信号控制压控振荡器（24）。

55. 发明申请

WO2009063589A1 発振周波数制御回路审中-公开
标题翻译：振荡频率控制电路
公开(公告)号：WO2009063589A1
公开(公告)日：2009-05-22
申请号：PCT/JP2008/002874
申请日：2008-10-10
申请人：日本電波工業株式会社 , 木村弘樹
发明人：木村弘樹
IPC分类号： H03L7/10 , H03L7/095
CPC分类号： H03L7/14
摘要：　自己の周波数を補正し、外部基準信号の検波における温度特性に応じて外部基準信号の入力レベルの適正範囲内を特定し、その適正範囲の内外に対して電圧制御発振器の制御電圧を制御して高安定な発振周波数制御回路を提供する。　電圧制御発振器１５と、分周器１６と、位相比較器１２と、ループフィルタ１４と、検波回路１７と、温度センサ２２と、固定電圧供給回路２３と、外部基準同期モードとして位相比較器１２とループフィルタ１４を接続し、固定電圧モードとして固定電圧供給回路２３とループフィルタ１４を接続する選択スイッチ１３と、検波回路１７で検出された外部基準信号レベルの検波電圧が温度センサ２２で検出された温度の温度特性に応じた適正範囲内であれば外部基準同期モードとし、適正範囲外であれば固定電圧モードとして選択スイッチ１３を切り替えるＣＰＵ２０とを有する発振周波数制御回路である。
摘要翻译：为了提供其频率被校正的高度稳定的振荡频率控制电路，在检测外部参考信号时根据温度特性来确定外部参考信号的输入电平的适当范围，并且其中压控振荡器的受控电压控制在适当范围内和外。振荡频率控制电路包括压控振荡器（15），分频器（16），相位比较器（12），环路滤波器（14），检测器电路（17），温度传感器（22），固定电压供给电路（23），以外部基准同步模式将相位比较器（12）与环路滤波器（14）连接并将固定电压供给电路（23）连接到环路滤波器（14）处于固定电压模式;以及CPU（20），如果检测器电路（17）检测到的外部参考信号电平的检测电压在所述外部参考同步模式内，则将所述选择开关（13）切换到所述外部基准同步模式根据由温度传感器（22）检测的温度的温度特性的足够的范围，并且如果检测到的电压在适当的范围之外，则将选择开关（13）切换到固定电压模式。

56. 发明申请

WO2007037991A2 TRI-STATING A PHASE LOCKED LOOP TO CONSERVE POWER 审中-公开
标题翻译：三相锁定环路以保持功率
公开(公告)号：WO2007037991A2
公开(公告)日：2007-04-05
申请号：PCT/US2006/035778
申请日：2006-09-12
申请人： CYPRESS SEMICONDUCTOR CORPORATION , GEHRING, Mark, R. , MOYAL, Nathan
发明人： GEHRING, Mark, R. , MOYAL, Nathan
IPC分类号： H04B1/18 , H04B7/00 , H04B1/06
CPC分类号： H03L7/0802 , H03L7/0891 , H03L7/14 , H03L7/18
摘要： In a system with an intermittently operating radio, the frequency of which is controlled by a Phase Locked Loop (PLL), a method and system for reducing the power consumed by the PLL by tri-stating the control capacitor in the PLL after the PLL has stabilized at a design frequency. After the capacitor is stabilized, power to some of the components in the PLL is reduced.
摘要翻译：在具有间歇操作无线电的系统中，其频率由锁相环（PLL）控制，一种用于通过在PLL之后对PLL中的控制电容进行三态化来降低PLL消耗的功率的方法和系统稳定在设计频率。电容器稳定后，PLL中某些组件的电源减少。

57. 发明申请

WO2004047302A1 OSCILLATOR FREQUENCY CONTROL 审中-公开
标题翻译：振荡器频率控制
公开(公告)号：WO2004047302A1
公开(公告)日：2004-06-03
申请号：PCT/EP2003/013002
申请日：2003-11-20
申请人： SONY ERICSSON MOBILE COMMUNICATIONS AB , LINDELL, Bo , KRISTIANSSON, Robert
发明人： LINDELL, Bo , KRISTIANSSON, Robert
IPC分类号： H03L7/14
CPC分类号： H04L27/12 , H03J1/0041 , H03J7/026 , H03J2200/02 , H03L1/00 , H03L1/02 , H03L7/14
摘要： The present invention is directed towards a method and devices for regulating the frequency of a frequency source (22). A control unit (24) supplies a new control value to the frequency source, said value being determined by the frequency source frequency and the reference frequency, and calculates a rate of change value at least based on the new and a previous control value if there is contact with the reference frequency generator and .storing these values in corresponding stores (26, 28). Another control unit (30) calculates a new control value based on the rate of change value from the rate of change store (28) and the last used control value from the control value store (26) and supplies the new control value to the frequency source (22) for controlling it, if there is no contact with the reference generator.
摘要翻译：本发明涉及用于调节频率源（22）的频率的方法和装置。控制单元（24）向频率源提供新的控制值，所述值由频率源频率和参考频率确定，并且至少基于新的和先前的控制值来计算变化率值，如果那里与参考频率发生器接触，并在相应的存储器中存储这些值（26,28）。另一个控制单元（30）基于来自变更速率存储器（28）的变化率值和来自控制值存储器（26）的最后使用的控制值，计算新的控制值，并将新的控制值提供给频率源（22）用于控制它，如果不与参考发生器接触。

58. 发明申请

WO03001888A3 MULTI-GIGABIT-PER-SEC CLOCK RECOVERY APPARATUS AND METHOD FOR OPTICAL COMMUNICATIONS 审中-公开
标题翻译：用于光通信的多千兆位每秒钟时钟恢复设备和方法
公开(公告)号：WO03001888A3
公开(公告)日：2003-02-27
申请号：PCT/US0220569
申请日：2002-06-28
申请人： SIERRA MONOLITHICS INC
发明人： LAO BINNEG Y , ROWE DAVID A , PULVER JAMES R
IPC分类号： H03L7/089 , H03L7/14 , H04L7/033 , H03L7/00
CPC分类号： H04L7/033 , H03L7/0896 , H03L7/14
摘要： Methods and apparatus for generating clock signals accurately locked to multi-gigabits-per-second data signals received over fiber optic channels are disclosed. The invention includes a phase detector (21) for comparing a data signal (28) and a clock signal (29), a one shot unit (26) for detecting a data transition, an XOR (25), a filter (24), a main charge pump (22), a compensating charge pump (23) for producing additive or compensating current, and a VCO (27) for generating the clock signal. The phase detector includes multiple D-flip flops (31-33). The one shot unit includes a delay unit (41) and an AND gate (42). The filter includes a resistor (R5), a capacitor (C1) and a negative resistance amplifier (63). The main charge pump includes differential inputs, double outputs, cross-quading resistors, differential NPN input transistors, and a current source. The compensating charge pump includes differential NPN input transistors and a current source. In operation, when there is a data transition and if the clock signal and data signal are out of phase synchronization, then the compensating charge pump will enhance the operation of the main charge pump, and the VCO will speed up or slow down the clock signal depending on whether the clock signal is advanced or retarded in phase compared to the data signal. When there is no data transition, the compensating charge pump will in effect counterbalance the operation of the main charge pump, and the frequency of the clock signal will be maintained at the same level it was at the onset of the no data transition period.
摘要翻译：公开了用于生成精确锁定到通过光纤信道接收的每秒数千兆比特数据信号的时钟信号的方法和设备。本发明包括用于比较数据信号（28）和时钟信号（29）的相位检测器（21），用于检测数据转换的单触发单元（26），异或（25），滤波器（24）主电荷泵（22），用于产生加性或补偿电流的补偿电荷泵（23）以及用于产生时钟信号的VCO（27）。相位检测器包括多个D触发器（31-33）。单触发单元包括延迟单元（41）和与门（42）。该滤波器包括电阻器（R5），电容器（C1）和负阻放大器（63）。主电荷泵包括差分输入，双输出，交叉引线电阻，差分NPN输入晶体管和电流源。补偿电荷泵包括差分NPN输入晶体管和电流源。在操作中，当存在数据转换并且如果时钟信号和数据信号不同步时，则补偿电荷泵将增强主电荷泵的操作，并且VCO将加速或减速时钟信号取决于与数据信号相比时钟信号是提前还是延迟相位。当没有数据转换时，补偿电荷泵将有效地平衡主电荷泵的操作，并且时钟信号的频率将保持在与无数据转换期开始时相同的电平。

59. 发明申请

WO02035705A1 A FREQUENCY SYNTHESIZER AND A METHOD FOR SYNTHESIZING A FREQUENCY 审中-公开
标题翻译：频率合成器和合成频率的方法
公开(公告)号：WO02035705A1
公开(公告)日：2002-05-02
申请号：PCT/SE2001/002314
申请日：2001-10-22
IPC分类号： H03L7/08 , H03L7/089 , H03L7/14 , H03L7/18 , H04B1/40 , H03L7/00
CPC分类号： H03L7/18 , H03L7/0802 , H03L7/0891 , H03L7/14 , H04B1/40
摘要： This invention relates to a method of synthesizing a frequency by means of a frequency synthesizer comprising a local oscillator, which generates an output signal, a phase locked loop, which provides a control signal to the local oscillator, and a frequency divider, which divides the frequency of said output signal and provides a frequency divided input signal to the phase locked loop, wherein the method comprises the steps of: providing, in a receiving mode, said output signal to a receiver for tuning thereof; locking, by means of said phase locked loop, the frequency of said output signal to a channel frequency of a channel to be received; and turning off said phase locked loop when said output signal frequency is locked to said channel frequency and keeping the phase locked loop off during a following receive cycle. The invention also relates to a frequency synthesizer and a transceiver respectively, for performing the method.
摘要翻译：本发明涉及一种通过频率合成器来合成频率的方法，所述频率合成器包括产生输出信号的本地振荡器，向本地振荡器提供控制信号的锁相环和分频器，该分频器将提供所述输出信号的频率，并向锁相环提供分频输入信号，其中所述方法包括以下步骤：在接收模式下将所述输出信号提供给接收机以进行调谐; 通过所述锁相环将所述输出信号的频率锁定到要接收的信道的信道频率; 并且当所述输出信号频率被锁定到所述信道频率并且在随后的接收周期期间保持锁相环时，关闭所述锁相环。本发明还分别涉及用于执行该方法的频率合成器和收发器。

60. 发明申请

WO0186815A3 METHOD AND APPARATUS FOR REDUCING PLL LOCK TIME 审中-公开
标题翻译：减少PLL锁定时间的方法和装置
公开(公告)号：WO0186815A3
公开(公告)日：2002-04-04
申请号：PCT/US0114992
申请日：2001-05-08
申请人： QUALCOMM INC
发明人： GALLARDO KEITH
IPC分类号： H03L7/10 , H03L7/08 , H03L7/14 , H03L7/18 , H03L7/187
CPC分类号： H03L7/14 , H03L7/0802 , H03L7/18 , H03L2207/08 , H03L2207/18
摘要： The lock time is reduced in a phase locked loop frequency synthesizer that has both active modes and standby modes. In the active mode the frequency synthesizer operates to maintain a stable frequency output. The standby or sleep mode is used to reduce power consumption when the frequency synthesizer is not required to provide a frequency output. When the synthesizer is placed in standby mode the most recent value of the Voltage Controlled Oscillator (VCO) tuning voltage is maintained on the VCO tuning control line of the frequency synthesizer. The voltage is maintained on the VCO tuning output pin in Integrated Circuit (IC) frequency synthesizers. The voltage error on the VCO tuning pin is minimized thereby minimizing the lock time of the frequency synthesizer.
摘要翻译：锁相环频率合成器的锁定时间减少，同时具有主动模式和待机模式。在激活模式下，频率合成器运行以保持稳定的频率输出。当频率合成器不需要提供频率输出时，待机或睡眠模式用于降低功耗。当合成器处于待机模式时，压控振荡器（VCO）调谐电压的最新值保持在频率合成器的VCO调谐控制线上。在集成电路（IC）频率合成器中的VCO调谐输出引脚上保持电压。 VCO调谐引脚上的电压误差最小化，从而将频率合成器的锁定时间最小化。

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