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21. 发明申请

WO1998032229A1 CONFIGURABLE LOGIC BLOCK WITH AND GATE FOR EFFICIENT MULTIPLICATION IN FPGAS 审中-公开
标题翻译：可配置的逻辑块和高效的FPGAS中的高效多路复用
公开(公告)号：WO1998032229A1
公开(公告)日：1998-07-23
申请号：PCT/US1997010730
申请日：1997-06-20
申请人： XILINX, INC.
发明人： XILINX, INC. , CHAPMAN, Kenneth, D. , YOUNG, Steven, P.
IPC分类号： H03K19/177
CPC分类号： H03K19/17728 , H03K19/1737 , H03K19/17704
摘要： An improved CLB architecture, wherein the use of dedicated AND gates to generate a carry chain input signal facilitates low latency multiplication and makes efficient use of four-input function generators. In one embodiment of the invention, when multiplication using a binary addition tree algorithm is used, AND gates to implement single-bit multiplication are provided within the available function generators and duplicated in a dedicated AND gate accessible outside the corresponding function generator as a carry-chain input signal. In another embodiment, carry chain multiplexers can be selectively configured as AND or OR gates to facilitate certain arithmetic or comparison functions for the outputs of a plurality of function generators.
摘要翻译：一种改进的CLB架构，其中使用专用AND门来产生进位链输入信号有利于低延迟乘法并且有效地使用四输入函数发生器。在本发明的一个实施例中，当使用使用二进制加法树算法的乘法时，在可用函数发生器内提供用于实现单比特乘法的AND门，并复制到可在对应的函数发生器外面的专用AND门作为进位 - 链输入信号。在另一个实施例中，进位链多路复用器可以选择性地配置为“与”或“或”门，以促进多个功能发生器的输出的某些算术或比较功能。

22. 发明申请

WO1995004404A1 ARCHITECTURE AND INTERCONNECT SCHEME FOR PROGRAMMABLE LOGIC CIRCUITS 审中-公开
标题翻译：可编程逻辑电路的架构和互连方案
公开(公告)号：WO1995004404A1
公开(公告)日：1995-02-09
申请号：PCT/US1994007187
申请日：1994-06-24
申请人： ADVANTAGE LOGIC, INC.
发明人： ADVANTAGE LOGIC, INC. , TING, Benjamin, S.
IPC分类号： H03K19/177
CPC分类号： H03K19/17704 , H03K19/17728 , H03K19/17736 , H03K19/1778 , H03K19/17796
摘要： An architecture and distributed hierarchical interconnect scheme for field programmable gate arrays (FPGAs). The FPGA is comprised of a number of cells which perform logical functions on input signals. Programmable intraconnections provide connectability between each output of a cell belonging to a logical cluster to at least one input of each of the other cells belonging to that logical cluster. A set of programmable block connectors are used to provide connectability between logical clusters of cells and accessibility to the hierarchical routing network. A uniformly distributed first layer of routing network lines is used to provide connections amongst sets of block connectors. A uniformly distributed second layer of routing network lines is implemented to provide connectability between different first layers of routing network lines. Switching networks are used to provide connectability between the block connectors and routing network lines corresponding to the first layer. Other switching networks provide connectability between the routing network lines corresponding to the first layer to routing network lines corresponding to the second layer. Additional uniformly distributed layers of routing network lines are implemented to provide connectability between different prior layers of routing network lines. An additional routing layer is added when the number of cells is increased as a square function of two of the prior cell count in the array while the length of the routing lines and the number of routing lines increases as a linear function of two. Programmable bi-directional passgates are used as switches to control which of the routing network lines are to be connected.
摘要翻译：用于现场可编程门阵列（FPGA）的架构和分布式分层互连方案。 FPGA由多个对输入信号执行逻辑功能的单元组成。可编程的内连接将属于逻辑集群的小区的每个输出之间的连接性提供给属于该逻辑集群的每个其他小区的至少一个输入。一组可编程块连接器用于提供单元的逻辑簇之间的可连接性以及对分层路由网络的可访问性。均匀分布的第一层路由网络线路用于提供块连接器组之间的连接。实现均匀分布的第二层路由网络线路，以提供不同第一层路由网络线路之间的连接性。交换网络用于提供块连接器与对应于第一层的路由网络线路之间的可连接性。其他交换网络提供对应于第一层的路由网络线路与对应于第二层的路由网络线路之间的可连接性。实现了额外的均匀分布的路由网络线路层以提供不同的现有路由网络线路之间的可连接性。当单元的数量作为阵列中的两个先前单元计数的平方函数增加时，添加另外的路由层，而路由线的长度和路由线的数量增加为两个的线性函数。可编程双向passgates用作开关，用于控制要连接的路由网络线路。

23. 发明申请

WO1992020159A1 PROGRAMMABLE INTERCONNECT STRUCTURE FOR LOGIC BLOCKS 审中-公开
标题翻译：逻辑块可编程互连结构
公开(公告)号：WO1992020159A1
公开(公告)日：1992-11-12
申请号：PCT/US1992003575
申请日：1992-05-06
申请人： LATTICE SEMICONDUCTOR CORPORATION
发明人： LATTICE SEMICONDUCTOR CORPORATION , SHANKAR, Kapil
IPC分类号： H03K19/23
CPC分类号： H03K19/17736 , H03K19/17704 , H03K19/17728
摘要： A structure for making programmable connections (X) between the input (I0-I7) and (O0-07) output terminals of individual logic (20, 21) blocks in a logic device is disclosed. In one embodiment, each output terminal (O0-07) is programmably connected to only one input terminal (I0-I7) of each logic block (20, 21). The same principle is followed in making connections between the input pins of the device and the input terminals of the logic blocks.

24. 发明申请

WO1989003138A1 PROGRAMMABLE, ASYNCHRONOUS LOGIC CELL AND ARRAY 审中-公开
标题翻译：可编程，异步逻辑单元和阵列
公开(公告)号：WO1989003138A1
公开(公告)日：1989-04-06
申请号：PCT/US1987002392
申请日：1987-09-23
申请人： CONCURRENT LOGIC, INC.
发明人： CONCURRENT LOGIC, INC. , FURTEK, Frederick, C.
IPC分类号： H03K19/177
CPC分类号： H03K19/17704 , G06F17/5013 , G11C29/006 , H03K19/17728 , H03K19/17736 , H03K19/1774
摘要： An asynchronous logic cell (42) and a two- or three-dimensional array (40) formed of such cells. Each cell comprises a number of exclusive-OR gates (12'), Muller C-elements (20') and programmable switches (30 or 32). The logic cell is reprogrammable and may even be reprogrammed dynamically, such as to perform recursive operations or simply to make use of hardware which is temporarily idle. Programming is accomplished by setting the states of the switches in each cell. A user-friendly programming environment facilitates the programming of the switches. The array can be used to implement any circuit capable of being modelled as a broad class of Petri Nets. Configurations for (i.e., programs for setting cell switches to create) circuit blocks such as adders, multiplexers, buffer stacks, and so forth, may be stored in a library for future reference. With an adequate library, custom hardware can be designed by simply mapping stored blocks onto chips and connecting them together. Further, because the array is regular and switch settings can produce logical wires, crossovers, connections and routings running both ''horizontally'' and ''vertically'', it is in general possible to ''wire around'' defective elements. If a large wafer contains defective cells, those cells can simply be avoided and bypassed, with the remainder of the wafer remaining useful.
摘要翻译：由这样的单元形成的异步逻辑单元（42）和二维或三维阵列（40）。每个单元包括多个异或门（12'），穆勒C元件（20'）和可编程开关（30或32）。逻辑单元是可重新编程的，并且甚至可以动态地重新编程，例如执行递归操作或简单地利用暂时空闲的硬件。通过设置每个单元中开关的状态来完成编程。用户友好的编程环境有助于开关的编程。该阵列可用于实现能够被建模为广泛类型Petri网的任何电路。诸如加法器，多路复用器，缓冲器堆栈等的电路块（即，用于设置单元开关的程序）的配置可以存储在库中以供将来参考。使用足够的库，可以通过简单地将存储的块映射到芯片并将它们连接在一起来设计定制硬件。此外，由于阵列是规则的，开关设置可以产生“水平”和“垂直”两种运行的逻辑导线，交叉，连接和布线，通常可能“绕线”有缺陷的元件。如果大晶片含有有缺陷的电池，则可以简单地避免和旁路这些电池，剩余的晶片仍然有用。

25. 发明申请

WO2017132200A1 TRANSFORMABLE LOGIC AND ROUTING STRUCTURES FOR DATAPATH OPTIMIZATION 审中-公开
标题翻译：可转换逻辑和路由结构在数据通路优化中的应用
公开(公告)号：WO2017132200A1
公开(公告)日：2017-08-03
申请号：PCT/US2017/014833
申请日：2017-01-25
申请人： ALTERA CORPORATION
发明人： VAN DYKEN, John, Curtis
IPC分类号： G06F9/30 , G06F12/02
CPC分类号： H03K19/17728 , H03K19/1737 , H03K19/17744 , H03K19/1776
摘要： Integrated circuits such as programmable integrated circuits may include programmable logic regions that can be configured to perform custom user functions. The programmable logic regions may include lookup table (LUT) circuitry driven using vectored multiplexing circuits. The vectored multiplexing circuits may include a first multiplexer stage controlled by common configuration bits, a second multiplexer stage, and means for connecting either outputs of the first multiplexer stage or the output of the second multiplexer stage to corresponding logic circuits. The vectored multiplexing circuits may be used to generate multiple signal variants to vectored lookup table circuitry. The vectored lookup table circuitry may include a first stage of LUTs sharing some number of inputs and a second stage of LUTs at least some of which can be switched out of use. The second stage of LUTs may have inputs that are deactivated in a fractured mode.
摘要翻译：诸如可编程集成电路的集成电路可以包括可配置为执行定制用户功能的可编程逻辑区域。可编程逻辑区域可以包括使用矢量多路复用电路驱动的查找表（LUT）电路。矢量多路复用电路可以包括由公共配置位控制的第一多路复用器级，第二多路复用器级以及用于将第一多路复用器级的输出或第二多路复用器级的输出连接到对应的逻辑电路的装置。矢量化复用电路可以用于生成矢量化查找表电路的多个信号变体。矢量查找表电路可以包括共享某些数量的输入的第一级LUT和第二级LUT，其中至少一些LUT可以被切换为不使用。 LUT的第二阶段可能会有输入在断开模式下被停用。

26. 发明申请

WO2017063957A1 SYSTEM AND METHOD FOR TESTING AND CONFIGURATION OF AN FPGA 审中-公开
标题翻译：用于测试和配置FPGA的系统和方法
公开(公告)号：WO2017063957A1
公开(公告)日：2017-04-20
申请号：PCT/EP2016/074076
申请日：2016-10-07
申请人： MENTA
发明人： ROUGE, Laurent , EYDOUX, Julien , GIUFFRE, Marcello
IPC分类号： H03K19/177 , G01R31/28
CPC分类号： H03K19/17728 , G01R31/28 , H03K19/17764
摘要： Configuration values for Lookup tables (LUTs) and programmable routing switches in an FPGA are provided by means of a number of flip flops arranges in a shift register. This shift register may receive test values in a factory test mode, and operational configuration values (implementing whatever functionality the client requires of the FPGA) in an operational mode. The bitstreams are provided at one end of the shift register, and clocked through until the last flip flop receives its value. Values may also be clocked out at the other end of the shift register to be compared to the initial bitstream in order to identify corruption of stored values e.g. due to radiation exposure. A clock gating architecture is proposed for loading data to or reading data from specific selected shift registers.
摘要翻译：在FPGA中的查找表（LUT）和可编程路由开关的配置值通过安排在移位寄存器中的许多触发器来提供。该移位寄存器可以在工厂测试模式下接收测试值，并且可以在操作模式下接收操作配置值（实现客户需要的FPGA的任何功能）。比特流在移位寄存器的一端提供，并直到最后一个触发器收到其值。也可以在移位寄存器的另一端输出数值以与初始比特流进行比较，以便识别存储值的损坏，例如，由于辐射暴露。提出了一种时钟门控架构，用于将数据加载到特定选定的移位寄存器或从特定选定的移位寄存器读取数据

27. 发明申请

WO2016090599A1 一种可扩展可配置的逻辑元件和FPGA器件审中-公开
公开(公告)号：WO2016090599A1
公开(公告)日：2016-06-16
申请号：PCT/CN2014/093570
申请日：2014-12-11
申请人：京微雅格(北京)科技有限公司
发明人：樊平 , 耿嘉 , 王元鹏
IPC分类号： H03K19/177
CPC分类号： H03K19/17728 , G06F7/501 , H03K19/1737
摘要：本发明涉及一种可扩展可配置的逻辑元件和FPGA器件，所述逻辑元件包括：多个逻辑区，每个逻辑区包括两个逻辑单元；每个逻辑单元包括七个输入端口、三个输出端口、一个加法进位输入端、一个加法进位输出端、一个六输入二输出的查找表、一个一比特全加器、第一寄存器和第二寄存器；其中，所述第一寄存器根据配置对所述查找表的第一输出端输出的信号或者所述全加器的进位信号进行存储；所述第二寄存器根据配置对所述查找表的第二输出端输出的信号或者所述全加器的输出信号进行存储；当前逻辑单元中的所述加法进位输出端，与所述当前逻辑单元的上一级逻辑单元中的所述加法进位输入端相连接，构成所述逻辑元件中的加法进位链。

28. 发明申请

WO2016090597A1 支持多模式可配置的六输入查找表结构和FPGA器件审中-公开
公开(公告)号：WO2016090597A1
公开(公告)日：2016-06-16
申请号：PCT/CN2014/093567
申请日：2014-12-11
申请人：京微雅格(北京)科技有限公司
发明人：樊平 , 耿嘉 , 王元鹏
IPC分类号： H03K19/177
CPC分类号： H03K19/17728 , H03K19/0008 , H03K19/1732 , H03K19/1737 , H03K19/17776
摘要：一种支持多模式可配置的六输入查找表结构和FPGA器件，六输入查找表具有六个信号输入端（f0-f5）和两个信号输出端（A、B）；其结构包括：第一五输入查找表（LUT5x）、第二五输入查找表（LUT5xy）、第一选通器（mux1）和第二选通器（mux2）；其中，第一五输入查找表（LUT5x）根据六输入查找表的五个信号输入端输入的五位数据信号（f0[1]-f4[1]）输出第一输出信号（x3），并将第一输出信号（x3）由六输入查找表的第一信号输出端（A）输出；第二五输入查找表（LUT5xy）根据六输入查找表的五个信号输入端输入的五位数据信号（f0[1]-f4[1]）输出第二输出信号（x1）；第一选通器（mux1）根据设定的配置模式输出控制信号（ct1），控制第二选通器（mux2）选通输出第一输出信号（x3）或第二输出信号（x1），并将第二选通器（mux2）选通输出的第一输出信号（x3）或第二输出信号（x1）由六输入查找表的第二信号输出端（B）输出。

29. 发明申请

WO2016070135A1 SYSTEMS AND METHODS FOR PRIVATELY PERFORMING APPLICATION SECURITY ANALYSIS 审中-公开
标题翻译：用于私有执行应用程序安全分析的系统和方法
公开(公告)号：WO2016070135A1
公开(公告)日：2016-05-06
申请号：PCT/US2015/058488
申请日：2015-10-30
申请人： PROOFPOINT, INC.
发明人： JEVANS, David Alexander
IPC分类号： G06F21/00
CPC分类号： H04L63/0876 , G06F21/10 , G06F21/51 , G06F21/54 , G06F21/552 , G06F21/554 , G06F21/57 , G06F21/577 , G06F21/64 , G06F2221/033 , H03K19/17728 , H03K19/17768 , H04L9/3236 , H04L63/123 , H04L63/1433 , H04L63/168 , H04W12/10
摘要： Systems and methods for analyzing applications on a mobile device for risk so as to maintain the privacy of the application user are provided. In the example method, the process receives a request from a mobile device. The request includes a cryptographic representation of application information for an application residing on a mobile device. The method includes comparing the cryptographic representation to an application information database that includes cryptographic representations of applications. The method also includes automatically remediating, e.g., quarantining and retiring, the application if the application matches an application that is a known risk in the database. Exemplary embodiments provide companies with controls to prevent specific applications - which have specific behaviors and are present on mobile devices being used by employees - from being used by employees, without the company having any visibility into what particular applications are being used by the employees on the mobile device.
摘要翻译：提供了用于分析移动设备上的应用的风险的系统和方法，以保持应用用户的隐私。在示例方法中，该过程从移动设备接收请求。该请求包括用于驻留在移动设备上的应用的应用信息的加密表示。该方法包括将加密表示与包括应用的密码表示的应用信息数据库进行比较。如果应用程序与数据库中已知风险的应用程序匹配，则该方法还包括自动修复，例如隔离和退出应用程序。示例性实施例为公司提供控制，以防止具有特定行为并且存在于员工使用的移动设备上的特定应用 - 被雇员使用，而没有公司可以了解员工正在使用什么特定应用程序移动设备。

30. 发明申请

WO2016042750A1 クロスバースイッチ、これを用いた論理集積回路および半導体装置审中-公开
标题翻译：交叉开关，使用相同的逻辑集成电路和半导体器件
公开(公告)号：WO2016042750A1
公开(公告)日：2016-03-24
申请号：PCT/JP2015/004645
申请日：2015-09-11
申请人：日本電気株式会社
发明人：辻　幸秀 , 白　旭 , 宮村　信 , 阪本　利司 , 多田　宗弘
IPC分类号： H03K17/00 , H01L21/82 , H01L27/105 , H01L45/00 , H01L49/00 , H03K19/177
CPC分类号： H01L27/2463 , H01L21/82 , H01L23/5226 , H01L23/528 , H01L27/105 , H01L27/2436 , H01L27/2454 , H01L45/08 , H03K19/1735 , H03K19/17728 , H03K19/1776
摘要：本発明は、クロスバースイッチおよびその周辺回路のレイアウト面積を縮小するクロスバースイッチを提供することを目的とする。本発明のクロスバースイッチは、第１の方向に延在する第１配線と、第２の方向に延在する第２配線と、第３の方向に延在する第３配線と、第４の方向に延在する第４配線と、前記第１配線と前記第２配線とに接続するスイッチセルと、を複数有し、前記第１配線は前記第２配線および前記第４配線とねじれの位置にあり、前記第３配線は前記第２配線および前記第４配線とねじれの位置にあり、前記スイッチセルは前記第３配線と前記第４配線とに接続し、前記第３配線はさらに前記第１配線の隣の前記第１配線に接続する前記スイッチセルとも接続する、もしくは、前記第４配線はさらに前記第２配線の隣の前記第２配線に接続する前記スイッチセルとも接続する。
摘要翻译：本发明的目的是提供一种用于减小交叉开关及其外围电路的布局面积的交叉开关。本发明的交叉开关包括：沿第一方向延伸的多个第一电线; 沿第二方向延伸的多个第二电线; 沿第三方向延伸的多个第三线; 沿第四方向延伸的多个第四电线; 以及连接到第一和第二导线的多个开关单元。第一导线相对于第二和第四导线倾斜，而第三导线相对于第二和第四导线是偏斜的。开关单元连接到第三和第四导线，此外，第三导线也连接到与相应的第一布线相邻的第一布线连接的开关单元; 或者可选地，第四导线也连接到与相应的第二导线相邻的第二导线连接的开关单元。

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